专利名称：半导体装置及其制造方法,电路基板及电子设备的制作方法
技术领域：
本步及半导体装置及其制造方法、电路基板及电子供设备。
例如，在特开平8-236694号公报，在叠层构造的半导体装置，用于连接上下半导体芯片的连接端子避开配置在中央部的半导体芯片设置在基板端部。而且，电路基板和叠层构造的半导体装置与连接上下半导体芯片的形态同样，通过在基板端部设置的连接端子电连接。
然而，根据与该半导体装置的电路基板的连接形态，由于半导体装置的连接端子对电路基板的间距细微，所以不得不使用具有微细配线的高价电路基板。此外，据此，因为很难使半导体装置在电路基板上定位，所以往往在安装半导体器时的成品率低下。
由于配置在基板端部的连接端子在半导体芯片外侧形成，一旦连接端子的间距增大，则其弊害是电路基板上的半导体装置占有面积变大。
(1)本发明的半导体装置包含多只半导体芯片和各自的前述半导体芯片装载在其中之一上、构成比前述半导体芯片更大外形的多块基板，把各自的前述基板叠层配置，叠层构成的一对前述基板使设置在比装载在前述基板上的前述半导体芯片的区域更外侧的区域上的第1端子间相互连接、电连接上下半导体芯片。
在最下层的前述基板上，在比前述第1端子更内侧的区域上设置电连接其中之一的半导体芯片的第2端子，配置相邻的前述第2端子间的间距，以便比相邻的前述第1端子间的间距更宽。
根据本发明，最下层基板上相邻间的第2端子的间距比相邻间的第1端子的间距还宽。因此，例如可以容易使半导体装置在电路基板上定位。从而，可以提高半导体装置安装时的成品率。此外，因为不必要在电路基板上形成微细的配线，所以可以使用低价的电路基板。
通过形成第2端子，可以用小间距形成用于连接上下半导体芯片的第1端子。由于第1端子在半导体芯片外侧的区域上形成，因此可以减小半导体装置的平面面积。
(2)在该半导体装置上，在前述基板的端部上，沿着前述半导体芯片的边排列设置前述第1端子。
也可以在包含装载前述半导体芯片区域的区域上形成前述第2端子。
据此因为第1端子沿着半导体芯片边排列形成，所以与半导体芯片大体同样制造基板外形尺寸。一方面，因为第2端子在包含基板的半导体芯片的内侧的区域上形成，所以可以在二维扩展的区域上以大的形状形成。
(3)在该半导体装置上，前述第1端子包含从前述基板面突出形成的突出部，通过前述第1端子的前述突出部也可以电连接上下的前述半导体芯片。
据此，通过第1端子可以容易地电连接上下半导体芯片。
(4)在该半导体装置上，在前述基板上形成多个第1贯通孔，前述第1端子的前述突起部经前述第1贯通孔也可以从前述基板面突出。
据此，即使配线图形在基板一方的面上形成时也可以向另一方的面突出第1端子的突出部。
(5)在该半导体装置上，在前述基板上形成配线图形前述第1端子是前述配线图形的一部分，前述第1端子的前述突起部在背离前述基板面的方向上，前述配线图形的一部分也可以通过弯曲形成。
据此，第1端子是配线图形的一部分，第1端子的突起部通过配线图形的弯曲部形成。从而可减少半导体装置的部件数，提供低价的半导体装置。
(6)在该半导体装置上，在前述基板上形成配线图形，前述第1端子的前述突起部也可以是设置的凸缘，以便在前述配线图形上电连接。
(7)在该半导体装置上，前述第2端子也包含外部端子，它对向在最下层的前述基板上的其它前述基板的面相反的面突出形成。
(8)在该半导体装置上，在最下层的前述基板上形成多个第2贯通孔，前述第2端子的前述外部端子，经前述第2贯通孔，也可以对向其它前述基板面的相反面突出。
(9)在该半导体装置上，前述第2端子的前述外部端子也可以是设置成在前述的图形上电连接。
(10)在该半导体装置上，前述第2端子也可以是前述配线图形的一部分。
(11)在该半导体装置上，前述第2端子的前述外部端子也可以通过对前述配线图形的一部分弯曲，在向其它前述基板面的相反面背离方向上形成。
据此，可以提供减少半导体装置的部件数、提供低价的半导体装置。
(12)本发明的电路基板装载上述半导体器，通过前述第2端子电连接。
(13)本发明的电子设备具有上述半导体装置。
(14)本发明的半导体装置的制造方法，包含以下工序，具有半导体芯片，叠层配置构成比前述半导体芯片还大外形的多块基板，通过设置在各处的前述基板上的前述半导体芯片更外侧的区域上的第1端子间，电连接上下的前述半导体芯片的工序最下层的前述基板电连接其中之一半导体芯片，在比前述第1端子还内侧的区域上，具有比相邻间的前述第1端子的间距更宽的间距形成的第2端子，根据本发明可制造在电路基板上能容易安装的叠层构造的半导体装置。
图2是示出应用本发明的第1实施形态的半导体装置的图。
图3是示出应用本发明的第1实施形态的变形例的半导体装置的图。
图4是示出应用本发明的第2实施形态的半导体装置的图。
图5是示出安装应用本发明的实施形态的半导体装置的电路基板的图。
图6是示出具有应用本发明的实施形态的半导体装置的电子设备的图。
图7是示出具有应用本发明的实施形态的半导体装置的电子设备的图。
发明的
具体实施例方式
以下参照
本发明适合的实施形态。但是本发明不限于以下的实施形态。
(第1实施形态)图1～图3是示出本发实施形态的半导体装置的图。图1是半导体装置的剖面图，图2是最下层基板20的平面图。图3是本实施形态的变形例的半导体装置的剖面图。
图1所示的半导体装置1包含多只半导体芯片10和多块基板20。各半导体芯片10装载在其中之一基板20上。半导体装置1，通过叠层各自的基板20，电连接上下层半导体芯片10形成。这种半导体装置1可以称为叠层构造的半导体装置。
半导体芯片10的外形多作成矩形。半导体芯片10具有多个电极12。电极12成为在半导体芯片10上形成的集成电路的电极。电极12也可以在具有形成半导体芯片10的集成电路区域的面上形成。电极12多用在配线图形上用的金属形成，如用铝、铝系合金或铜等形成。电极12也可以如图1所示在半导体芯片10的端部上形成，或在中央部形成。电极12在半导体芯片10的端部上排列时，也可以在对置的2边或4边排列形成。也可以在半导体芯片10上在具有电极12的面上形成未图示的绝缘膜(钝化膜)。
如图1所示，在电极12上也可以形成凸起14。如图所示，半导体芯片10在基板20上倒装焊接时，最好形成凸起14。凸起14也可以用镍或镀金镍，焊锡或金属等作成球状。作为金属的防扩散层也可以附加镍、铬、钛等。
基板20也可以由有机系或无机系的材料形成，也可以是其复合构造构成。作为有机系的基板，可以列举由聚酰亚胺树脂构成的挠性基板。作为无机系基板可列举陶瓷基板或玻璃基板。此外，作为由这些复合构造形成的基板，可列举玻璃环氧基板。基板20的厚度多由这些材质决定。作为基板20也可以用多层基板或组合型基板。
如图1所示，基板20作成比半导体芯片10还大的外形。详言之，基板20从装载的半导体芯片10的外形至少在一部分露出。半导体芯片10作成矩形时，基板20也可以作成比半导体芯片10的外形还大的矩形。
如图1所示，半导体芯片10也可以装载在基板20一方的面上。或半导体芯片10也可以各自装载在基板20的两方的面上。
在图1所示的例中，一块基板20上装载1只半导体芯片。与此不同，在一块基板20上可以装载2只以上的半导体芯片10。这时，多只半导体芯片10也可以在平面上排列配置或各自叠层配置。在多只半导体芯片10平面排列时，基板20作成从装载多只半导体芯片10的区域露出的外形。
在基板20上形成配线图形30。在本实施形态，配线图形30在基板20的一方的面上形成。如图1所示，作为基本20一方的面，配线图形30也可以在装载基板20的半导体芯片10的面上形成。
图2是形成最下层的基板20的配线图形30面的平面图。配线图形30包含按预定形状迂回的多条配线。换言之，通过在基板20上多条配线按预定形状形成，在基板20的面上形成配线图形30。配线30用例如铜等导电材料形成。配线30也可以通过光刻法、溅射法或电镀处理等形成。配线图形30也可以如第2实施例所示在基板20的两面上形成。
配线图形30还包含多个电连接部32。如图2所示，电连接部32也可以比在电连接部32上连接的配线部分的面积更宽。电连接部32也可以是凸缘。
电连接部32与半导体芯片10的电极12电连接。如图1所示，半导体芯片1也可以对具有电极12的面对置，装载在基板20上。即，半导体芯片10也可以倒装焊接。这时，电连接部32在基板20上的半导体芯片10的内侧区域上形成。此外，这时电极12和电连接部32也可以经凸起14连接。电极12(凸起14)和电连接部32的接合形态有各向异性材料产生的接合、金属接合、通过导电膏或绝缘树脂的收缩力产生的接合等，也可以用其中一形态。如图1所示，在半导体芯片10和基板20之间最好存在任何的树脂70。据此，可以提高半导体芯片10和基板20的安装可靠性。也可以不依靠图1所示的突起，通过第1贯通孔22，也可以用焊接或引线接合法等电连接手段连接上下基板20的配线图形30间。
或者，半导体芯片10也可以对电极12相反面对置，装载在基板20上。这时电极12和电连接部32也可以通过线进行电连接。这时，电连接部32可以在基板20的半导体芯片10的外侧区域上形成。
或者，正如作为TAB(带自动连接)方式众知，也可以应用从具有比半导体芯片10还大的器件孔的基板20向器件孔内部突出的指形引线和半导体芯片10的电极12或凸起14接合的形态。
这些半导体芯片的接合构造也可以在后述的全部实施形态中可以应用。
如图1所示，在基板20上，在比半导体芯片10还外侧的区域上设置多个第1端子40。叠层的一对基板20连接各第1端子40间，电连接上下半导体芯片10。详言之，配置多块基板20，以便在其中之一基板20上形成的各自的第1端子40，与其它基板20的其中之一第1端子40平面重叠。
如图1所示，第1端子40也可以在基板20的端部形成。第1端子40也可以在基板20的端部沿着半导体芯片10的边排列形成。据此，可以把基板20的外形作成与半导体芯片10大体相同大小。此外，第1端子40也可以1列或2列排列形成，或者也可以交错状排列形成。如图1所示，第1端子40也可以在比电连接部32还外侧的基板20外侧形成。或者在电连接部32在半导体芯片10的外侧区域上形成时，第1端子40也可以在比电连接部32还内侧的基板20内侧形成。
在图1所示的例，第1端子40包含从基板20面突出形成的突起部。第1端子40的突起部以超过基板20上的半导体芯片10的高度形成。据此，第1端子40可以通过突起部的前端部与其它第1端子40电连接。第1端子40的突起部和其它第1端子40电连接的形态也可用电极12(凸起14)和配线图形30的接合形态。
如图1所示，第1端子40的突起部也可以经基板20上形成的第1贯通孔从基板20面突出。这时，第1端子40也可以经第1贯通孔22从对基板20的半导体芯片10相反面突出。换言之，第1端子40的突起部也可以从位于第1贯通孔22内侧的基端部通过第1贯通孔对基板20的半导体芯片10的相反面突出前端部。据此，即使配线30在基板20的一方的面上形成时也可以谋求从基板20的两侧电连接。
如图1所示的例，第1端子40的突起部的配线30的一部分通过在背离基板20面的方向弯曲形成。即，第1端子40的突起部也可以是配线图形30的弯曲部42。
如图1所示的例，在作成一对的上下基板，上侧基板20的配线图形30的一部(第1端子40)弯曲，在下侧基板20的配线图形30的一部(第1端子40)上连接。例如，弯曲部42在上侧基板20与向下侧的面相反面上形成的配线图形30的一部也可以弯曲伸入第1贯通孔22的内侧，从向下侧的面突出形成。这样的形态也可以通过把未图示的凸型从在上侧基板20、向下侧的面相反面向第1贯通孔22内侧挤压形成。据此，减少半导体装置的部件数，可提供低价的半导体装置。
也可以在弯曲部42的内部设置充填导电材料44。导电材料44也可以是导电膏、焊膏或电镀等。
作为第1端子40的突起部，在应用配线图形30的弯曲部42时，如图1所示，弯曲部42的凸部46侧也可以连接在其它基板20的弯曲部42的凹部48侧。弯曲部42的凸部46也可以伸入其它基板20的弯曲部42的凹部48。这时第1端子42间在第1贯通孔22的内侧接合。或者，如图1所示，如果在弯曲部42的凹部48上充填导电材料44，则弯曲部的凸部46通过导电材料也可以不伸入其它弯曲部的凹部48而接合。这时，第1端子40也可以在第1贯通孔22的外侧接合。在后者的情况下，可以不浪费弯曲部42的高度，电连接上下半导体芯片10。
与上述不同，第1端子40的突起部也可以是设置在配线图形30上的凸起(未图示)。突起也可以经第1贯通孔22在基板20的半导体芯片10的相反侧突出。换言之，突起的基端部配置在第1贯通孔22的内侧，凸起的前端部从基板20的半导体芯片10的相反面突出。凸起由金属焊料等其它材料形成。
如图1例所示，在最下层基板20的第1端子41也可以是配线图形30的一部(凸缘)。即，如果通过设置在其中之一基板上的第1端子40的突起部电连接上下半导体芯片10，则其中一块或多块基板20(例如最下层的基板20)的第1端子41也可以不以突起形状形成。第1端子41的其它构成与第1端子40同样。
如图1及图2所示，在多块基板20中，最下层的基板20上，比第1端子41更内侧区域设置多只第2端子50。1只第2端子50与其中之一的第1端子41电连接。总之，一电连接部32从那里延长配线形成，电连接其中之一的第1及第2端子41，50。
配置多只第2端子50以便在相邻间的间距比第1端子41还宽。即多只第2端子50对多只第1端子41进行间距变换。据此，通过把第2端子50作为与其它构件的连接部使用，可以通过用较宽的间距把半导体装置在其它构件上电连接。例如，通过第2端子50，容易使半导体装置在电路基板上定位。由此可以提高半导体装置安装时的成品率。此外，因为没有必要在电路基板2上形成微细的配线，所以可以使用低价的电路基板。
通过形成这样的第2端子50，可以用小间距形成用于连接上下半导体芯片10的第1端子41(40)。由于第1端子41(40)在半导体芯片10的外侧区域上形成，由此，可以减小半导体装置的平面面积。
如图1所示，通过把多只半导体芯片作成在1只半导体装置上，尤其是在多只半导体芯片10具有相同的电路构造时，对各半导体芯片，可以谋求与同一电极电连接。例如，在多只半导体芯片10是存储器时，把1只半导体芯片10的第2端子50作为地址端或数据端，容易共有化。详言之，可以从1只半导体芯片10的第2端子50对各自的半导体芯片10的相同地址的存储器单元读出或写入信息。
如图1所示的例，在最下层的基板20上，只向其它基板20的面装载半导体芯片10。由此可以在比第1端子41还内侧的基板20的内侧形成第2端子50。尤其是可以在基板20的半导体芯片10的内侧区域形成第2端子50。从而抑制半导体装置的平面面积，可以在基板20的二维扩展的区域以宽间距形成第2端子50。多只第2端子50也可以如图2所示以矩阵状多行多列排列配置，或交错状配置。
如图1所示，第2端子50也可以包含从对向最下层基板20的其它基板20相反面突出的外部端子。
第2端子50的外部端子也可以经在基板20上形成的第2贯通孔24，从基板20的面突出。例如，第2端子50的外部端子，经第2贯通孔24，也可以从对形成基板20的配线图形30一侧相反的面突出。多个第2贯通孔24最好在与基板20的配线图形30重叠部分上形成。
如图1所示的例，第2端子50的外部端子，通过配线图形30的一部分弯曲形成。详言之，第2端子50的外部端子是在背离向最下层的基板20的其它基板20的面相反面方向上通过弯曲配线图形30形成的、配线图形30的弯曲部52。弯曲部52也可以与第1端子40的弯曲部42同一形状。例如，如图所示，弯曲部52也可以通过配线图形30的一部分向第1贯通孔22的内侧弯曲伸入，从对最下层基板20的配线图形30相反面背离方向上突出形成。这样的形态也可以通过把未图示的凸模从基板20一方的面向第2贯通孔24的内侧挤压形成。据此，可以减少半导体装置的部件数，提供低价的半导体装置。也可以在弯曲部52的内部上设置充填导电材料。导电材料54也可以是导电膏、焊膏或电镀等。
根据本实施形态，最下层的第2端子50在相邻间的间距比第1端子41(4)还宽。由此，可以容易使半导体装置在电路基板上定位。从而，可以提高半导体装置安装时的成品率。此外，因为没有必要在电路基板上形成微细的配线，所以可以使用低价的电路基板。
通过形成第2端子50，可以以小间距形成用于连接上下半导体芯片10的第1端子40(41)。由于第1端子40(41)在半导体芯片10的外侧区域上形成，由此，可以减小半导体装置的平面面积。
本实施形态的半导体装置的制造方法包含以下工序，即对具有上述半导体芯片10的多块基板20叠层配置，通过基板20的第1端子40(41)电连接上下半导体芯片10的工序。这时在最下层的基板20上配置电连接其中之一的半导体芯片10的第2端子50。多只第2端子50在第1端子41的内侧比相邻间的第1端子41的间距还宽。由此可以制造能在电路基板上容易安装的叠层构造的半导体装置。
(变形例)图3是示出本实施形态变形例的半导体装置的图。图3所示的半导体装置2在第1及第2端子140、150的形态上与上述不同。
在图3所示的例，在作成一对的上下基板20，使下侧基板20的配线图形30的一部分(第1端子140)弯曲，连接在上侧基板20的配线图形30(第1端子140)上。这时，例如，其中之一的基板20的弯曲部142也可以向该基板20的第1贯通孔22相反方向突出。这时，弯曲部142也可以在其它基板20的第1贯通孔22的内侧弯曲伸入。这样的弯曲部142可以通过把未图示的凸模从第1贯通孔22的内侧向外侧挤压形成。据此，可以减少半导体装置的部件数，提供低价的半导体装置。
也可以在弯曲部142内部设置充填导电材料144。导电材料144也可以是导电膏、焊膏或电镀。
在图3的例，弯曲部142的凸部146连接在从其它基板20的配线图形30的第1贯通孔22露出的部分上。弯曲部142的凸部146也可以伸入到其它基板20的弯曲部142的凹部148内。这时，两者的弯曲部142在第1贯通孔22的外侧接合。或者，通过导电材料144在凹部148内充填，一方的弯曲部142的凸部146也可以未伸入另一方弯曲部142的凹部148而接合。这时，也可以设置导电材料144一直达到第1贯通孔22的内侧。在设置导电材料144时，可以不浪费弯曲部的高度，电连接上下半导体芯片10。
如图3的例所示，最上层的基板20的第1端子141也可以是配线图形30的一部分(凸缘)。第1端子141的其它构成也可以与第1端子140相同。
使配线图形30弯曲，连接第1端子40(140)间的状态不限于这些，也可以应用众知的形态。
如图3所示，第2端子150的外部端子也可以是在配线图形30上设置的凸起(未图示)。凸起也可以设置在配线图形30的凸缘上。凸起经第1贯通孔22，也可以向基板20的半导体芯片10相反侧突出。换言之，凸起的基端部配置在第2贯通孔24的内侧，凸起的前端部从基板20的半导体芯片10的相反面突出。凸起由金属、焊料等导电材料形成。
或者，第2端子150也可以是用于设置外部端子的凸缘。即不积极地形成外部端子，例如在向电路基板安装时利用在电路基板侧涂布的焊膏，也可以用其溶融时的表面张力最终形成外部端子。该半导体装置是所谓的地栅阵列型半导体装置。这些形态如后所述也可以在基板20的两面形成配线图形30时应用。
即使在本变形例也可以获得与上述相同的效果。
(第2实施形态)图4是本实施形态的半导体装置的剖面图。在本实施形态，在基板20上形成的配线图形230的形态与上述例不同。配线图形230包含多条配线和电连接部232。
如图4所示，配线图形230在基板20的两面形成。如图所示，也可以通过基板20的多只通孔形成两面电连接的配线图形230。通孔如图所示，也可以通过配线图形230的材料埋没。或者通孔与在中央部形成贯通孔的同时也可以在作为周边部的内壁面上上下电导通。配线图形230也可以通过在通孔内设置与基板上的配线不同的导电材料形成。
如图4所示，配线图形230在对半导体芯片10相反面上，也可以只在设置第1及第2的端子240、250的位置上形成。或者，在其它位置设置通孔，对基板20的半导体芯片10相反面上也可以形成在第1及第2端子240、250上连接的配线。
在图4所示的例，第1端子240包含突起部。第1端子240的突起部也可以是例如凸起。凸起以超过基板20的半导体芯片10厚度的高度形成。
一方面，第2端子250也可以是配线图形230的一部分。第2端子250也可以是配线图形230的凸缘。
即使在本实施形态也可以获得与上述同样的效果。
在上述的全部实施形态，示出第2端子50，150，250在基板20的半导体芯片10的装载区域内配置的例子，而本发明并不限于此，例如第2端子也可以配置在基板20的半导体芯片10的装载区域的外侧。在第2端子在半导体芯片10的装载区域的外侧形成时，根据基板20的强度，用增强板等增强配置第2端子的区域，也可以确保多个第2端子的平坦性。据此可以容易连接多只端子。
图5示出安装上述实施形态的半导体装置3的电路基板1000。通常在电路基板1000上用例如玻璃环氧基板等的有机系基板。在电路基板1000上形成例如由铜等构成的配线图形1100，以便形成所希望的电路，电连接这些配线图形1100和半导体装置3的第2端子250。也可以经焊料等导电材料260谋求两者的接合。
而且，作为具有应用本发明的半导体装置的电子设备，在图6示出笔记本型个人计算机1200，图7示出便携电路1300。
权利要求
1.一种半导体装置，其特征为，包含多只半导体芯片和其中之一装载各个前述的半导体芯片，作成比前述半导体芯片还大的外形的多块基板，对各个前述基板叠层配置，叠层构成的一对前述基板，连接在比装载前述基板的前述半导体芯片的区域更外侧的区域上设置的第1端子间，电连接上下的半导体芯片，在最下层的前述基板，在比前述第1端子还内侧的区域，设置电连接其中之一的半导体芯片的第2端子，配置相邻间的前述第2端子的间距，以便比相邻间的前述第1端子的间距还宽。
2.根据权利要求1所述的半导体装置，其特征为，前述第1端子在前述基板的端部沿着前述半导体芯片的边排列设置，前述第2端子在包含装载半导体芯片的区域上形成。
3.根据权利要求1所述的半导体装置，其特征为，前述第1端子包含从前述基板面突出形成的突出部，通过前述第1端子的前述突出部，电连接上下前述半导体芯片。
4.根据权利要求3所述的半导体装置，其特征为，在前述基板上，形成多个第1贯通孔，前述第1端子的前述突起部经前述第1贯通孔从前述基板面突出。
5.根据权利要求3或4所述的半导体装置，其特征为，在前述基板上，形成配线图形，前述第1端子是前述配线图形的一部分，前述第1端子的前述突起部分，在背离前述基板面方向前述配线图形一部弯曲形成。
6.根据权利要求3或4所述的半导体装置，其特征为，在前述基板上形成配线图形，设置前述第1端子的前述突起部，以便与前线配线图形电连接。
7.根据权利要求5所述的半导体装置，其特征为，前述第2端子包含从向最下层的前述基板上的其它前述基板的相反面突出的外部端子。
8.根据权利要求7所述的半导体装置，其特征为，在最下层的前述基板上形成多个第2贯通孔，前述第2端子的前述外部端子，经前述第2贯通孔，从向其它前述基板面的相反面突出。
9.根据权利要求7所述的半导体装置，其特征为，设置前述第2端子的前述外部端子，以便与前述配线图形电连接。
10.根据权利要求7所述的半导体装置，其特征为，前述第2端子是前述配线图形的一部分。
11.根据权利要求10所述的半导体装置，其特征为，前述第2端子的前述外部端子在向其它前述基板面的相反面背离方向上前述配线图形的一部分弯曲形成。
12.一种电路基板，其特征为，包含多只半导体芯片，和其中之一装载各自的前述半导体芯片、作成比前述半导体芯片还大外形的多块基板，对各自的前述基板叠层配置，叠层构成的一对前述基板在比装载前述基板的前述半导体芯片区域还外侧区域上设置的第1端子间连接，电连接上下半导体芯片，在最下层的前述基板上，在比前述第1端子还内侧的区域，设置电连接其中之一半导体芯片的第2端子，装载半导体装置，配置相邻间的前述第2端子间距，比相邻间的第1端子间距还宽，通过前述第2端子电连接构成。
13.一种电子设备，其特征为，包含多个半导体芯片和多块基板，其中之一装载各自的前述半导体芯片，作成比前述半导体芯片还大的外形，叠层配置各自的前述基板，叠层构成的一对前述基板，连接设置在比装载前述基板上的前述半导体芯片的区域更外侧的区域的第1端子间，电连接上下半导体芯片，在最下层的前述基板上，在比前述第1端子更内侧区域上设置对其中之一的半导体芯片电连接的第2端子，具有半导体装置，其配置相邻间的前述第2端子间距比相邻间的前述第1端子的间距还宽。
14.一种半导体装置的制造方法，其特征为，包含以下工序，即具有半导体芯片，叠层配置作成比前述半导体芯片还大外形的多块基板，通过在比各自的前述基板的半导体芯片还外侧的区域上设置的第1端子间电连接上下前述半导体芯片的工序，最下层的前述基板电连接其中之一的半导体芯片，在比前述第1端子还内侧的区域上具有以比相邻间的前述第1端子间距还宽的间距形成的第2端子。
全文摘要
一种在叠层构造的半导体装置内,提高向电路基板安装成品率的半导体装置及其制造方法,电路基板和电子设备。半导体装置包含多只半导体芯片,其中之一装载各自的半导体芯片10、作成比半导体芯片10还大外形的多块基板20。叠层配置各自的基板20。在一对基板20,连接在比装载半导体芯片10的区域还外侧的区域上设置的第1端子40、41,电连接上下半导体芯片10。在最下层基板20上,在比第1端子41还内侧的区域上设置电连接其中之一的半导体芯片的第2端子5。配置相邻间的第2端子50的间距,以便比相邻的第1端子41间的间距更宽。
文档编号H01L25/065GK1343007SQ01132638
公开日2002年4月3日 申请日期2001年9月5日 优先权日2000年9月5日
发明者桥元伸晃 申请人:精工爱普生株式会社