专利名称：半导体器件及其制造方法
技术领域：
本发明涉及到具有硅半导体本体的半导体器件，此半导体本体具有第一表面和面对第一表面与之分开的第二表面，配备有场效应晶体管，此场效应晶体管包含源、漏、置于其间的沟道、以及排列成面对第一表面上的沟道的第一栅，所述栅沿所述第一表面具有尺寸，并配备有提供在面对第一栅的第二表面上的第二栅。
本发明还涉及到制造具有硅半导体本体的半导体器件的方法，此半导体本体具有第一表面和面对第一表面与之分开的第二表面，并配备有场效应晶体管，此场效应晶体管包含源、漏、置于其间的沟道和提供在面对沟道的第一表面上的第一栅、以及提供在面对沟道的第二表面上的由第二栅材料组成的第二栅。
从JP-A-04 307972可知这种半导体器件。
已知的半导体器件配备有第二栅。
采用第二栅是为了抑制第一栅比较短的场效应晶体管(FET)中的短沟道效应。若第一栅比较短，则源与漏之间的沟道比较短。短沟道效应是漏的耗尽区在漏电压影响下延伸进入沟道而引起的沟道短的场效应晶体管中的效应。为了抑制这些短沟道效应，提供了第二栅，且此第二栅必须精确地面对FET的沟道定位。特别是为了提高速度和承载电流的功率，场效应晶体管被做得越来越小，其第一栅更短，因而沟道更短。对于通过抑制短沟道效应来改善FET的性能和可靠性，存在着全球性的要求。
在已知的半导体器件中，第二栅是用光刻和腐蚀方法制造的。但在相对于第一栅精确对准的位置处的第二表面上进行光刻操作实际上是不可能的。
随着FET的栅变短，第二栅的对准误差和尺寸差别变得越来越大。在栅长度＜100nm的小FET中，其运行很大程度上决定于第二栅相对于第一栅的位置和尺寸。若FET的第二栅相对于第一栅对准不好，则对沟道的控制不充分，致使对短沟道效应抑制不够。而且，若第二栅延伸超过面对沟道，则在第二栅与半导体本体之间会存在不希望有的覆盖电容，从而严重地降低晶体管的速度。产品性能的分散随栅长度变小而成比例地增大。
已知的器件的主要缺点是，同一批产品由于其制造方法而具有分散的性能。FET的第二栅相对于第一栅的位置未被精确确定，并在属于一批的器件中逐个器件地变化。另一个缺点是第二栅的尺寸也变化。
本发明的目的是提供一种开始段落所述类型的半导体器件，其中第二栅相对于第一栅被精确地定位。
本发明的另一目的是提供一种制造开始段落所述的器件的方法，此方法使第二栅相对于第一栅精确地定位。
在根据本发明的器件中实现了此目的，其中的半导体本体在第二表面内具有深度一定的凹陷，此凹陷与第一栅的基本上垂直的投影同心，且第二栅被提供在此凹陷中。
由于半导体本体在与第一栅的基本上垂直的投影同心的第二表面中有凹陷，第二栅被提供在所述凹陷中，故比之半导体本体中不提供这种凹陷，第二栅更靠近半导体本体中的沟道。此外，由于第二栅基本上垂直地位于第一栅下方，故比之第二栅横向偏离的情况，第二栅到沟道的距离更短。
其结果是对沟道的控制更好，从而更好地抑制了短沟道效应。还实现了更小的源-漏串联电阻，并减小了可能出现在沟道附近的部分第二栅与半导体本体之间的覆盖电容。从而改善了FET的性能。特别是提高了承载电流的功率和速度。同一批产品之间的分散也缩小了。
第二栅的尺寸可以不同于第一栅，但在优选实施方案中，对凹陷深度平均来说，第二栅沿第二表面的尺寸基本上最多相当于第一栅的尺寸。
第一栅垂直投影的第二栅横向部分与半导体本体之间的覆盖电容被明显地减小。从而改进了晶体管的速度。
第二栅的位置因而得到限制，FET的第二栅的尺寸因而相对于第一栅被精确地确定，致使半导体器件的性能处于窄的范围内。
可以仅仅部分地填充凹陷，但最好是用第二栅完全填充凹陷。
构成第二栅的材料可以是掺杂比较高的多晶硅或金属。凹陷中的由栅材料组成的封闭层，例如覆盖凹陷底部的层，已经足以得到第二栅的满意工作。为了降低第二栅的电阻，最好用第二栅完全填充凹陷。但第二栅也可以仅仅覆盖部分底部，使之小于第一栅。
在第一栅与第一表面之间可以提供栅介质，致使场效应晶体管如同金属-绝缘体-半导体场效应晶体管(MISFET)那样工作。具有栅介质的场效应晶体管的栅漏电流，比没有栅介质的场效应晶体管更低。
可以在凹陷中、第二栅与半导体本体之间，提供栅介质，致使第二栅被容性耦合到半导体本体。容性耦合的主要优点是栅漏电流低。第二栅对沟道的控制随栅介质变薄而成比例地改善。
在半导体器件制造过程中，半导体本体位于氧化层和例如硅衬底上。半导体本体到衬底的寄生容性耦合最好尽可能小。若第二衬底对着第一栅和半导体本体的第一表面，则对于清除原来的硅衬底和氧化层来说，器件格外坚固。若第二衬底的介电常数低于硅衬底氧化层的有效介电常数，则可降低半导体本体与第二衬底之间的寄生耦合。
根据本发明实现了本发明在方法方面的目的，其中在第一表面上具有第一栅并在第二表面上具有氧化硅层的半导体本体，沿基本上垂直于第一表面的方向并穿过第一表面被注入掺杂剂离子，以便在硅半导体本体中的第一栅后面形成注入区以及在所述区域周围的氧化硅层中形成注入区，其上用在注入区中的掺杂剂增强氧化方法制作氧化硅，并清除所述区域中的氧化硅和氧化硅层，使所述区域范围处的第二表面中产生凹陷，并在所述凹陷中提供第二栅材料，由此材料形成第二栅。
根据本发明的方法主要基于承认氧化速度依赖于局部掺杂水平。掺杂剂离子，例如Sb、As、P、或B，沿基本上垂直于第一表面的方向，穿过第一栅和第一表面二者而被注入。在第一栅区域处，掺杂剂离子由于在第一栅中的碰撞过程而损失其部分能量，致使注入区位于半导体中的栅的后面，而在第一栅周围的区域中不出现能量损失，掺杂剂离子被注入得更深，亦即在氧化层中。半导体本体中的注入区基本上垂直地位于第一栅后面，因而被比较高地掺杂。若用诸如砷和锑之类的重离子进行注入，则比之用诸如硼和磷之类的较轻的离子进行注入，被注入的区域在边界处具有更陡的掺杂剂离子浓度分布。由于氧化速度依赖于掺杂水平，故在氧化过程中，比之硅区域周围掺杂比较低的区域，在硅半导体本体的比较高掺杂的区域中的第一栅后面处的氧化层生长得更快。这就引起一定深度的凹陷，此凹陷与注入区处半导体本体第二表面中的第一栅的基本上垂直的投影同心。在氧化过程中，注入在氧化层区域中的掺杂剂离子保留在氧化层中。
在硅半导体本体的第一表面和第一栅上提供了第二衬底之后，整个产品被倒转过来。掺杂剂增强氧化过程中形成的氧化硅层与氧化硅被清除。
可以用各种各样的方法来提供第二栅。第二栅于是可以被制作，其中由第二栅材料例如多晶硅或金属组成的层被淀积在具有凹陷的第二表面上，随后例如用抛光的方法，从第二表面清除凹陷的横向层。
第二栅材料保留在凹陷区处的凹陷中，致使至少凹陷的底部被覆盖，或整个凹陷被第二栅填充，这取决于层的厚度和凹陷的深度。
以这种方式来制作基本上垂直地位于第一栅下面且尺寸基本上与第一栅相同的第二栅。
也可以如下制作第二栅。由第二栅材料例如多晶硅或金属组成的层，被淀积在具有凹陷的第二表面上。在栅材料上提供光抗蚀剂层。此光抗蚀剂是负性抗蚀剂。对光抗蚀剂层进行曝光。光被第二栅材料反射。位于凹陷中心上的光抗蚀剂被曝光得最强。在对光抗蚀剂层进行显影之后，新生成的第二栅图形保留在抗蚀剂中。这一图形在抗蚀剂中相对于凹陷的中心精确地同心，并用作第二栅材料后续腐蚀中的掩模。清除此抗蚀剂，从而完成了第二栅。
作为可选项，在提供第二栅材料之前，可以在凹陷中提供栅介质。
第二栅与第二表面之间的第二表面的凹陷中的栅介质，用来实现低的栅漏电流。
半导体器件可以包含CMOS逻辑电路、存储器、或二者的组合。在逻辑应用中，电压增益和耗尽型运行是重要的，而在存储器应用中，能够在不同数量级上调制电流是重要的。其它的优点是第二栅可以被用于CMOS逻辑和存储器二者中。由于有可能在一个工艺中同时对半导体器件的所有晶体管制作第二栅，故有可能组合逻辑应用和存储器应用。
还有可能用硅半导体本体凹陷中的第二栅来控制反转沟道中的二维效应。反转沟道的宽度是如此的小，以至于实际上是一种具有二维电子气的量子阱。这一限制使得有可能制造基于库仑阻滞、单电子效应、或诸如电荷量子化的量子效应的器件。
下面参照附图来更详细地描述根据本发明的器件的这些和其它方面，其中
图1以剖面图示出了半导体器件的实施方案；图2示出了制造半导体器件的方法的步骤顺序，图2a-2e示出了中间产品的剖面图；其中图2a是注入之后，从而在第一栅后面区域处已经形成高掺杂区之后的中间产品的剖面图；图2b是掺杂剂增强氧化之后，从而在半导体本体第二表面中已经形成凹陷之后的中间产品的剖面图；图2c是中间产品的剖面图，其中已经制造了源和漏，并面对半导体本体的第一栅和第一表面已经提供了衬底；图2d是清除氧化硅层之后的中间产品的剖面图和中间产品的反转；图2e是中间产品的剖面图，其中半导体本体中的凹陷已经被第二栅完全填充；图3示出了修正的制造第二栅方法中的步骤顺序；其中图3a是中间产品的剖面图，其中的光抗蚀剂被暴露；图3b是光抗蚀剂显影和第二栅材料腐蚀之后的中间产品的剖面图；而图3c是在凹陷中具有第二栅的半导体器件的剖面图。
图1的半导体器件具有带第一表面2和面对第一表面与之分开的第二表面3的硅半导体本体1以及场效应晶体管4。此场效应晶体管4包含源5、漏6、置于其间的沟道7、以及第一表面2上面对沟道7提供的第一栅8。第一栅8沿第一表面2具有尺寸9。第二栅10被提供在第二表面3上，面对第一栅8。第二栅10位于深度为12的凹陷11中。凹陷11被提供在半导体本体1的第二表面3中，以便与第一栅8的基本上垂直的投影同心。
所示实施方案中的第二栅10在凹陷11的深度12上沿第二表面3具有平均尺寸13，它基本上等于第一栅8的尺寸9。
所示实施方案中的第二栅10的平均尺寸13基本上最多等于第一栅8的尺寸9。图中的凹陷11基本上被第二栅10完全填充。在所示实施方案的第一栅8与第一表面2之间有栅介质14。在所示实施方案中，第二栅介质15被提供在第二栅10与第二表面3之间。衬底16靠着第一栅8和第一半导体本体1。
在图2中，相应的部分具有与图1相同的参考号。
在图2a中，半导体本体1在第二表面3上具有氧化硅层17。此半导体本体1可以是例如绝缘体上硅(SOI)晶片中的硅，而第二表面3上的氧化硅层17可以是例如SOI晶片中的掩埋氧化物。硅半导体本体1的厚度最好小，约为100nm。
第一栅8被提供在半导体本体1的第一表面2上。第一栅的材料可以是例如多晶硅或金属。在制造工艺的这一阶段，第一栅8也可以是所谓的模拟栅。模拟栅的材料可以是例如多晶硅、氮化物、氧化物、或抗蚀剂、或这些材料的组合。模拟栅的材料可以在制造工艺的稍后阶段的所谓代替栅工序中用例如高掺杂的多晶硅或金属来代替。
在第一表面2上具有第一栅8并在第二表面3上具有氧化硅层17的半导体本体1，被掺杂剂离子沿基本上垂直于第一表面2的方向并正交通过第一表面2注入。
注入区18被原位形成在硅半导体本体1中的第一栅8后面，其典型的掺杂水平为例如每立方厘米1020原子，而注入区19被形成在所述区域周围的氧化硅层17中。例如用快速热处理方法，对掺杂剂离子进行热激活。
图2b是掺杂剂增强氧化之后，具有栅介质14、第一栅8、和氧化层17的半导体本体1的剖面图。由于氧化速度取决于掺杂水平，故在氧化过程中，硅半导体本体1的掺杂比较高的区域18中的第一栅8后面区域处的氧化层17，比高掺杂注入区18周围的硅半导体本体1中生长得更快。例如若高掺杂区域18中的磷掺杂约为每立方厘米3×1020原子，并在1030℃下对磷掺杂进行电激活20秒钟，则在氧中于700℃热氧化15分钟的情况下，在硅半导体本体的高掺磷区18中，将从氧化硅层17生长厚度约为30nm的额外的氧化硅，而在高掺杂区域周围形成不大于3nm的氧化硅。这就在注入区18处的半导体本体1的第二表面3中引起深度为12的凹陷11，此凹陷与第一栅8的基本上垂直的投影同心，并仍然被氧化硅填充。
图2c是已经注入了源5和漏6并用快速热处理方法已经激活了掺杂剂之后的中间产品的剖面图。沟道7被提供在场效应晶体管4的第一栅8下方的源5与漏6之间。衬底16靠着第一栅8和半导体本体1的第一表面2被提供。衬底16最好具有如同玻璃情况那样的低的介电常数。
图2d是在整个产品已经被倒转并例如用湿法化学腐蚀方法清除了氧化层17从而已经产生了凹陷11之后的中间产品的剖面图。
图2e是使用了第二栅10之后的中间产品的剖面图。此第二栅10由第二栅材料，例如铝之类的金属或氮化钛构成。在所示实施方案中，例如用化学气相淀积方法，第二栅介质15被提供在第二栅10与半导体本体1之间。
在图3中，相应的部分具有与图1和2相同的参考号。
图3a是中间产品的剖面图，其中的光抗蚀剂已经被暴露。光抗蚀剂层21被提供在第二栅材料层20上。此光抗蚀剂是负性抗蚀剂。光抗蚀剂层21被完全暴露。光被第二栅材料层20反射。位于凹陷11中心的光抗蚀剂由于反射而被暴露得最强。
图3b是光抗蚀剂显影和第二栅材料20被腐蚀以便形成第二栅10之后的中间产品的剖面图。在光抗蚀剂层21被显影之后，第二栅的图形22保留在抗蚀剂中。抗蚀剂中的这一图形22相对于凹陷11的中心精确地同心，并在用来获得第二栅10的对栅材料层20进行的腐蚀过程中用作掩模。
图3c是半导体器件的剖面图。抗蚀剂中的第二栅图形22已经被清除，且第二栅10已经被制作在凹陷11中。
权利要求
1.一种具有硅半导体本体(1)的半导体器件，此硅半导体本体(1)具有第一表面(2)和面对第一表面与之分开的第二表面(3)，配备有场效应晶体管(4)，此场效应晶体管(4)包含源(5)、漏(6)、置于其间的沟道(7)、以及排列成面对第一表面(2)上的沟道(7)的第一栅(8)，所述栅(8)沿所述第一表面(2)具有尺寸(9)，并配备有提供在面对第一栅(8)的第二表面(3)上的第二栅(10)，其特征是半导体本体(1)在第二表面(3)中具有深度(12)的凹陷(11)，此凹陷(11)与第一栅(8)的基本上垂直的投影同心，且在此凹陷(11)中提供第二栅(10)。
2.权利要求1所述的半导体器件，其特征是第二栅(10)沿第二表面(3)具有对凹陷(11)的深度(12)平均的尺寸(13)，基本上最多相当于第一栅(8)的最大尺寸(9)。
3.权利要求1或2所述的半导体器件，其特征是凹陷(11)基本上被第二栅(10)整个填充。
4.权利要求1或2所述的半导体器件，其特征是栅介质(14)被提供在第一栅(8)与第一表面(2)之间。
5.权利要求1或2所述的半导体器件，其特征是栅介质(15)被提供在第二栅(10)与第二表面(3)之间。
6.权利要求1所述的半导体器件，其特征是衬底(16)对着第一栅(8)和半导体本体(1)的第一表面(2)。
7.一种制造具有硅半导体本体(1)的半导体器件的方法，此半导体本体(1)具有第一表面(2)和面对第一表面与之分开的第二表面(3)，并配备有场效应晶体管(4)，此场效应晶体管(4)包含源(5)、漏(6)、置于其间的沟道(7)、和提供在面对沟道(7)的第一表面(2)上的第一栅(8)，以及提供在面对沟道的第二表面(3)上的由第二栅材料组成的第二栅(10)，其特征是，在第一表面(2)上具有第一栅(8)并在第二表面(3)上具有氧化硅层(17)的半导体本体(1)，沿基本上垂直于第一表面(2)的方向并穿过第一表面(2)被注入掺杂剂离子，以便在硅半导体本体(1)中的第一栅(8)后面形成注入区(18)以及在所述区域(18)周围的氧化硅层(17)中形成注入区(19)，其上用注入区(18)中的掺杂剂增强氧化方法制作氧化硅，并清除所述区域中的氧化硅和氧化硅层(17)，使所述区域(18)处的第二表面(3)中产生凹陷(11)，并在凹陷(11)中提供第二栅材料(20)，由此材料形成第二栅(10)。
8.权利要求7所述的方法，其特征是，在提供第二栅材料(20)之前，在凹陷(11)中提供栅介质(15)。
全文摘要
半导体器件具有半导体本体(1),此半导体本体(1)在第一表面(2)处有场效应晶体管(4),并在第二表面(3)处有第二栅(10)。第二栅被提供在半导体本体(1)中的凹陷(11)中,与第一表面(2)上的场效应晶体管(4)的第一栅(8)精确地对准。制造此半导体器件的方法包含将离子注入到在第一表面(2)上具有第一栅(8)并在第二表面(3)上具有氧化硅层(17)的半导体本体(1)中的步骤。注入是从第一表面(2)沿基本上垂直于此表面的方向完成的。注入的效果是在半导体本体(1)中第一栅(8)后面形成注入区(18),并在氧化硅层(17)中形成周围注入区(19)。用掺杂剂增强氧化方法,氧化硅被制作在注入区(18)中。氧化硅层(17)和区域(18)中的氧化硅被清除,以便形成凹陷(11),此凹陷被第二栅材料(20)填充,第二栅(10)由此材料构成。第二栅在抑制短沟道效应方面是有效的。
文档编号H01L29/423GK1366713SQ01801057
公开日2002年8月28日 申请日期2001年1月31日 优先权日2000年2月29日
发明者Y·波诺马雷夫 申请人:皇家菲利浦电子有限公司