专利名称：双位多值弹道monos存储器及其制造方法和该存储器的编程以及动作过程的制作方法
技术领域：
本发明涉及可进行高集成的金属或多晶硅-氧化膜-氮化膜-氧化硅膜(MONOS)存储器阵列的制造方法和高集成MONOS存储器阵列。
背景技术：
在非易失性存储器中，有浮置栅极和MONOS这两种式样。在现有的浮置栅极构造的情况下，借助于F-N隧道化技术或源极一侧注入中的任何一者，把电子存放到浮置栅极上边。在现有的MONOS器件的情况下，通常则要借助于存储器字栅极下边的氧化膜·氮化膜·氧化膜(ONO)层内的直接隧道化来存放电子。电子被捕获到ONO叠层膜的氮化膜内。MONOS晶体管，由于只需要比浮置栅极器件少一层多晶硅膜，故工艺可以简化，可以得到更密的阵列。
MONOS构造，一般地说，是一种其中的ONO膜被淀积在字栅极下边的平面器件。为了利用编程动作用的直接隧道化技术，就必须把ONO膜的底部氧化膜的厚度作成为比3.6nm还要薄。但是，1998年，Kuo-Tung Chang等人在‘为进行编程使用源极一侧注入的新的SONOS存储器(A New SONOS Memory Using Source Side Injectionfor Programming)’(IEEE Electron Letters，1998年7月，Vol.19，No.7)中，第一次报告了具有厚度5.0nm的底部氧化膜、侧壁多晶硅栅极和源极一侧注入编程的MONOS构造。在该报告中，如图1所示，借助于典型的侧壁工艺，与字栅极的一方的侧面接连地形成侧壁衬垫20，取代在现有的MONOS存储单元的字栅极的下边，而是在侧壁栅极下边有ONO叠层膜22。由于SONOS侧壁控制栅极下边的沟道长度比100nm还长，故编程机构是一种比起电子隧道技术来更为高速且需要低的电压的那种源极一侧注入，尽管底部氧化膜更厚。在进行源极一侧注入期间侧壁栅极和选择/字栅极之间的间隙内形成隧道电位。沟道电子30在上述间隙内被加速变成为向ONO膜内注入足够热的电子。因此，Kuo-tung Chang的SONOS存储器，可以实现比现有的直接隧道化MONOS单元还出色的编程特性。
SONOS单元，不仅在其分裂栅极构造和源极一侧注入编程方面在MONOS存储器中是独特的，其构造和编程的主要部分，与现有的分裂栅极浮置栅极器件用的构造和编程也是类似的。不论哪一种单元式样，都并排地具有字栅极和侧壁衬垫栅极。在侧壁栅极的利用和电子储存区域的构造方面都具有非常大的不同。在分裂栅极浮置栅极单元的情况下，侧壁衬垫是把电子存放在其上边那样的浮置栅极。浮置栅极电压由把字栅极、扩散区和浮置栅极间连接起来的电容器决定。在SONOS单元的情况下，电子收纳于被叫做控制栅极的侧壁衬垫下边的氮化物区域内。氮化物区域的电压，可以直接地由上述侧壁栅极电压控制。
在1999年5月17日提出专利申请的同一发明者的美国专利申请第09/313302号中，介绍了具有更高速的编程和更高集成度的浮置栅极存储器。图3A是上述高速编程、双位、高集成度的存储单元的排列图，图3B是其配置剖面图。在该存储器构造中，可以采用把2个侧壁浮置栅极组合到一个字栅极内(例如浮置栅极312、313和字栅极341)以及在单元间共享具有互换性的源漏扩散区域(321、322)的办法实现高集成度。就是说一个存储单元具有2个电子存储区域。所追加的多晶硅线的‘控制栅极’对于扩散区平行地而且对于字栅极成直角地前进。控制栅极(331、332)被结合到浮置栅极上，使得个别地选择一个浮置栅极那样地由一对浮置栅极提供不同的控制方向。此外，该存储器的特征在于得益于弹道注入而形成的高速编程。用相同的器件构造，在侧壁栅极沟道具备适当的杂质剖面(分布)，而且比40nm还短的情况下，注入机构从源极一侧注入，变成为被称之为弹道注入的新的且极其有效的注入机构。在S.Ogura发表的1998年发行的TEDM，987页的‘供EEPROM/闪速存储器使用的具有弹道直接注入的台阶分裂栅极单元’(Step Split Gate Cell with Ballistic Direction Injection forEEPROM/Flash)中，对弹道注入机构进行了证明。在图2A中，对浮置栅极存储单元的弹道注入(线25)和现有的源极一侧注入(线27)的结果进行了比较。尽管它们的构造非常相似，但是，在控制栅极为100nm的情况下，注入机构却为源极一侧注入。但是，如图2B所示，当使得满足弹道注入(线35)用所需要的短的沟道长度那样地使沟道长度减小到40nm时，编程速度在同一偏置条件下变成为3倍，或者可以用在源极一侧注入(线37)用所需要的浮置栅极电压的一半进行加速。
对照地说，Kuo-tung Chang的SONOS存储器构造的侧壁沟道长度为200nm，因此编程机构为源极一侧注入。就是说，在短的沟道长度和注入机构之间存在着重大的相关关系。
发明内容
在本发明中，用2个或3个多晶硅分裂栅极·侧壁工艺，实现高速低电压弹道编程、超短沟道、高集成度、双位多值的闪速存储器。用3到5V的低编程电压，借助于伴随有提供高的电子注入效果和极其高速的编程的弹道注入的、具有比40nm还短的超短控制栅极沟道的双MONOS单元构造，就可以实现本发明的构造和动作。单元构造，可以采用(i)在字栅极的两侧上边的氧化膜-氮化膜-氧化膜(ONO)的叠层膜上边配设侧壁控制栅极，和(ii)借助于自对准形成控制栅极和位扩散区，在高集成度用存储单元间共享控制栅极和位扩散区的办法实现。在本工艺中要使用的要素，(i)用来制造超短沟道的可除去的侧壁工艺和带或不带台阶沟道构造的侧壁控制栅极，(ii)储存氮化膜上边的控制栅极和自对准后的扩散区，以及在与控制栅极同一方向上延伸的位线扩散区，本发明的高速编程、低电压、超高集成度、双位、多值的MONOSNVRAM的特征在于具备
1.控制栅极下边的ONO膜内的氮化物区域内的电子存储器，2.每一个单元都具有2个氮化膜存储器要素的高集成双位单元，3.高集成双位单元可以把多值存储到各个氮化区域内，4.可以用字栅极和控制栅极进行控制的低电流编程，5.由利用可控制超短沟道MONOS的弹道注入得到的高速、低电压编程，6.用来在屏蔽未被选的相邻接的氮化物区域和存储单元的存储器储存区状态的影响的期间内，进行多值编程而且进行读出的侧壁控制多个栅极。
弹道MONOS存储单元，用下述那样的排列排列整齐。各个存储单元包括一个字栅极用的2个氮化物区域和1/2的源极扩散区、1/2的位扩散区。控制栅极或者是分离开来地划分区域或者是在同一区域上边共享。扩散区在单元间共享，对于侧壁控制栅极平行地而且对于字线垂直地进行延伸。
用来进行多值存储的动作条件的概要示于图3B。在读出中必须满足以下的条件。一对控制栅极内的字选择栅极被提高到字栅极的阈值电压和0.5附近的越过增加量(override delta)和源极电压之和(Vt-wl+Voverride+Vs)。采用使相关控制栅极降低到0V的办法，未被选的MONOS单元就会变成为无效。编程条件为字线电压要比其阈值和用来进行低电流编程的超程电压增加量之和还大；被选中的一对控制栅极中的任何一者，都比Vt-high(在多值阈值的范围内的最高阈值电压)与越过电压增加量之和还大；以及共享同一字线电压的相邻接的存储单元，采用仅仅对控制栅极进行调整的办法使之变成为无效。
图1是现有技术的SONOS(硅-氧化膜-氮化膜-氧化膜-硅)的器件构造。
图2A示出的是证明为了得到100nm的沟道长度，源极一侧注入需要高电压动作的条件这样的、分裂栅极浮置栅极晶体管的试验结果。
图2B示出的是为了得到40nm的沟道长度弹道注入动作，用非常低的电压和/或非常高速的编程速度进行动作那样的、分裂栅极浮置栅极晶体管的试验结果。
图3A是具有超短弹道沟道现有的双侧壁双位分裂浮置栅极单元的阵列图。
图3B是具有超短分裂栅极沟道的现有的双侧壁双位分裂浮置栅极单元的配置剖面图。
图4A是本发明的工艺的第1优选实施例的剖面图。
图4B是本发明的工艺的第1优选实施例的剖面图。
图4C是本发明的工艺的第1优选实施例的剖面图。
图4D是本发明的工艺的第1优选实施例的剖面图。
图4E是本发明的工艺的第1优选实施例的剖面图。
图4F是本发明的工艺的第1优选实施例的剖面图。
图4G是本发明的完成后的存储单元的平面图。
图5B是本发明的工艺的第2优选实施例的剖面图。
图5C是本发明的工艺的第2优选实施例的剖面图。
图5F是本发明的工艺的第2优选实施例的剖面图。
图6A是本发明的工艺的第3优选实施例的剖面图。
图6B是本发明的工艺的第3优选实施例的剖面图。
图6C是本发明的工艺的第3优选实施例的剖面图。
图6D是本发明的工艺的第3优选实施例的剖面图。
图6F是本发明的工艺的第3优选实施例的剖面图。
图7A是本发明的阵列电路图。
图7B是本发明的剖面图。
图7C示出了在本发明中在读出中所需要的电压状态。
图8A示出了在本发明中在读出中所需要的电压状态。
图8B示出了在本发明的读出中的读出电压曲线。
图8C示出了在本发明的读出中的读出电压电流曲线。
具体实施例方式
倘采用本发明，则可以提供用来制造具有2个氮化膜存储器要素和2分割的控制栅极的弹道双MONOS存储单元的制造方法。该方法，可以应用于具有平面沟道的器件，和/或在MONOS单元内的氮化膜下边具有台阶沟道的器件。
浅沟隔离、p阱、和n阱的形成步骤，与现有的CMOS手法的步骤是相同的，故未画出来。多晶硅字栅极也可以用图4A所示的那种现有的CMOS工艺形成。为了形成字栅极，存储器栅极氧化膜221被形成为厚度约5到10纳米之间的厚度。然后，栅极材料，可以用化学气相淀积法(CVD)淀积厚度约150到250nm的多晶硅245。作为对化学机械研磨(CMP)的刻蚀阻挡层可以是在后边使用的氮化膜232，用CVD淀积大约50到100nm的厚度。用标准的CMOS工艺形成存储器字栅极。就是说，可以实现用光刻胶工艺、伴随有曝光和显影的掩模形成工艺、和用反应性离子刻蚀(RIE)实施的对氧化膜232和氮化膜245的垂直刻蚀。为了对浮置栅极下边的VT进行调整以1平方厘米3E12到3E13的剂量，而且以低能量(比大约10KeV能量还低)追加性地注入硼202。在除去了用来形成字栅极的光刻胶之后，字栅极就变成为图4A所示的那样。
如图4B所示，或者在侧壁多晶硅的表面上热生长大约5到10nm的薄的氧化硅膜234，或者用CVD法均匀地淀积二氧化硅和/或氮化硅薄膜。然后为了控制性良好地规定短沟，提供由高的电子注入效果实施的高速编程，要执行可以除去的侧壁的制造工艺。典型地说，要淀积具有30到50nm的厚度的1层薄的多晶硅膜。然后，如图4B所示，实施在字栅极245的两侧上边形成可以除去的侧壁衬垫242的那种垂直或各向异性的多晶硅刻蚀。砷等的N型杂质203的注入，可以用10到15KeV，以3E13到4E13/cm2的离子剂量执行。即，多晶硅膜的厚度将决定控制栅极下边的有效沟道长度。
对于图4C来说，可以用干式的化学性的各向异性刻蚀缓缓地除去可除去的侧壁衬垫242。在该阶段中的典型的刻蚀环境是HBr/Cl2/O2。其次，用(例如用氢氧化氨)缓冲后的氢氟酸(BHF)、气相HF、或CF2/O2之类的反应性离子刻蚀慢慢地刻蚀底部氧化硅膜221。形成氧化膜(O)-氮化膜(N)-氧化膜(O)的叠层膜230。膜230为简化起见而未画出来。底部氧化膜是进行热生长，且其膜厚为比直接隧道化的界限值仅仅厚一点的3.6到5nm，用CVD淀积的氮化硅膜约为2到5nm，此外，顶部氧化膜用CVD法进行淀积，约为4到8nm。为了提高顶部氧化膜的品质，可以加上热氧化。此外，为了提高底部氧化膜的可靠性，在淀积氮化膜之前，还可以加上在N2O环境内的短时间的氮化。
在这里，可以采用用CVD法淀积大约30到50nm的掺磷多晶硅薄膜和60到100nm的钨硅化物。多晶硅和钨硅化物的叠层膜，将变成为控制侧壁衬垫栅极，如图4C所示，为了形成侧壁控制栅极240，可以执行垂直、各向异性反应性刻蚀。也贯通氧化膜-氮化膜-氧化膜的叠层膜地进行刻蚀，仅仅在侧壁控制栅极下边，才剩下该ONO膜230。
淀积厚度约10nm的氧化硅膜或氮化硅膜的薄的CVD膜232。如图4C所示，以3E14到5E15离子/cm2的剂量注入用来形成n+注入区204的磷和/或砷。合计厚度为90到150nm，该厚度与有效的控制栅极长度与n+注入区的外部扩散区之和相等。
作为变形例，侧壁衬垫栅极240，也可以是掺磷或掺砷的多晶硅膜而不是多晶硅和钨硅化物的叠层膜。只要使控制栅极硅化物化以形成低电阻，如图4D所示，在n+注入区的形成和厚度10nm的氧化硅膜或氮化硅膜的薄的CVD膜233的淀积后，为了在栅极204上边形成侧壁氧化膜衬垫233，可以执行垂直反应性离子刻蚀。在典型的硅化物化的情况下用等离子体溅射法淀积约10nm的钴，在大约650℃下执行高速热处理(退火)。图4D示出了栅极240和扩散区204的顶部上边的硅化物层241的构成。在图4D中，虽然画出了硅化物层241，但这不是必须的。为了提高动作，读出，编程和擦除的全模式的性能，降低控制栅极线或扩散区线RC时间常数，是一个选择。
用CVD法淀积污染防止用的氧化膜和/或氮化膜235。其次，为了填埋间隙，淀积CVD氧化硅膜或BSG的膜247。间隙填充材料用CMP进行研磨，一直到氮化膜232露出来为止。
作为变形例，间隙填充材料247，可以是那种可以用来减小侧壁栅极的RC时间常数或根据需要减小位扩散区的RC时间常数的多晶硅或钨等的导电性材料。在导电膜被CMP研磨而使氮化膜232露出来时，导电膜因被垂直反应性离子刻蚀而凹下数百纳米(50nm)。其次，借助于CVD淀积二氧化硅膜(约50nm)，如图4E所示的那样，执行CMP。
图4E的氮化膜232，用H3PO4，或用干法化学性刻蚀选择性地进行刻蚀。用CVD淀积150到200nm厚度的多晶硅膜。该多晶硅膜248和下层的多晶硅字栅极245，可以用通常的光刻胶和RIE工艺进行限制。此时的构造示于图4F。
归因于使相邻接的字线栅极进行结合，多晶硅膜248起着字线导线的作用。在该时刻完成最终性的存储单元。为了减小面电阻，该字线多晶硅膜可以用钛或钴进行硅化物化。存储单元的典型的平面图示于图4G。浅沟隔离区在图4G中用区域209表示。
上边所说的工艺，说明具有非常短的沟道(30到50nm)的平面沟道双MONOS存储器的制造方法。采用少量变更或追加工艺阶段的办法，用与平面构造相同的集成排列，就可以构成伴随有更为有效的弹道注入的台阶分裂构造。本发明的该实施例2，可以参看图5B、5C和5F进行详述。
在采用对掺杂后的多晶硅垂直地进行刻蚀的办法，形成了可除去的侧壁衬垫242后，就像与图4B对应的那样，垂直地刻蚀氧化硅膜221。用来形成台阶分裂存储单元的工艺变更，从在硅衬底内一直到大约20到50nm的深度为止连续进行刻蚀开始。其次，如图5B所示，为了把侧壁用做掩模，用10到15KeV的能量，形成剂量为3E13到4E13/cm2那样的N区203，向台阶部分的底部内埋入些许的砷。其次，可除去的N+掺杂多晶硅衬垫，用湿法刻蚀(HNO3/HF/醋酸或H3PO4或NH4OH)和干法等离子体刻蚀中的不论哪一者，一直到掺杂后的N-体区为止都选择性地除去。该可除去的衬垫刻蚀中的体刻蚀，可以作为台阶状刻蚀的一部分含于其中。在可除去的多晶硅衬垫下边剩下的栅极氧化膜221慢慢地刻蚀掉之后，对硅表面进行清洗。向硅内的总台阶高度必须为约20到50nm。在台阶部分的拐角为尖角的情况下，可以或者是选择性地加上归因于大约60秒的大约1000到1100℃下的高速热钝化(RTA)实施的拐角的圆角化，或者是在900℃、200到300mtorr压力下的氢钝化。在这些变更或追加之后，制造工序就返回上边所说的步骤。
如图5C所示，形成氧化膜-氮化膜-氧化膜的叠层膜。膜230为简化起见而未画出3层。底部氧化膜可以用热生长形成，其膜厚是比直接隧道化的界限(3.6nm)仅仅厚一点的3.6到5nm，用CVD淀积的氮化硅膜约为2到5nm，此外，顶部氧化膜用CVD法进行淀积，该膜约为4到8nm。为了提高顶部氧化膜的品质，可以加上热氧化。此外，为了提高底部氧化膜的可靠性，在淀积氮化膜之前，还可以加上在氧化氮环境内的短时间的氮化。
其次，将变成为控制栅极的掺磷多晶硅膜以90到180nm的厚度进行淀积，如图5C所示，为了形成侧壁栅极240，执行垂直或各向异性的刻蚀。采用继续进行在平面分裂器件用中所提供的制造工序的办法，如图5F所示，就可以制造台阶分裂器件。该侧壁多晶硅栅极可以进行硅化物化或者在平面沟道MONOS双单元的实施例1中实现的那种耐热性硅化物置换。
在平面和台阶器件的两方用的上边所说的制造工序中，可除去的侧壁衬垫242，也可以使用等离子体氮化膜、氧化膜或硼磷玻璃(BPSG)来取代多晶硅。这是因为对热氧化硅膜的、在H3PO4酸或稀释HF内进行的刻蚀比率非常高(例如至少10-100倍)的缘故。
参看图6A-6D和6F，说明本发明的实施例3。在本发明的实施例3中，采用不使用2个侧壁衬垫，而代之以使用单一的大的衬垫的办法，尽管会损失控制可能性，其结果是编程速度稍微变慢，但是实施例1的平面双MONOS存储单元的制造工序却可以简化。以通常的CMOS工艺为起点的变更从字栅极多晶硅245的淀积前开始。形成图6A的氧化膜-氮化膜-氧化膜(ONO)的叠层膜230。膜230，在这里也是为了简化起见而未画出3层。理想的是用热氧化形成厚度约3.6到5nm的底部氧化硅膜，用CVD淀积的氮化硅膜约为2到5nm，顶部的氧化膜用CVD进行淀积，厚度约5到8nm，使得多晶硅和可除去的侧壁衬垫连续而不被刻蚀的那样，与实施例1和2比较顶部的CVD氧化膜稍许厚一点。其次，用CVD淀积栅极材料用的多晶硅245，继续淀积CVD氮化硅膜232，厚度约50到100nm。
其次，为了形成存储器栅极245，形成光刻胶膜，执行伴有曝光和显影的掩模化工艺。接着，以下层的叠层膜230内的顶部的氧化硅膜为刻蚀阻挡层，用反应性离子刻蚀(RIE)垂直地刻蚀多晶硅膜。其次，如图6A所示，用低能量(比10KeV还低)而且以5E12到2E13离子/cm2的剂量追加性地离子注入硼202，砷也与用上述硼相同的程度的约5E12到1.5E13KeV进行浅注入。归因于砷的影响，虽然沟道阈值非常低，但是，在短沟区域内，却存在着许多用来产生沟道电位下降的杂质。
用热氧化在多晶硅的侧面上边形成约5nm的硅薄膜234，或者同样地用CVD淀积多晶硅。然后，执行形成图6B的可除去的侧壁衬垫243那样的垂直或各向异性的多晶硅刻蚀。该衬垫比实施例1和2的衬垫还厚。其次，为了形成N+注入区204，贯通氧化膜-氮化膜-氧化膜的叠层膜地，用1E15到5E15/cm2的剂量，在20到50KeV的能量范围内，注入砷离子。为了提高在低功率下的高的弹道注入效果，采用用钝化的温度和时间(在850到900℃下5到20秒)调整外部扩散区的办法，在从字栅极的边缘开始到N+注入区204的边缘为止的区域内定义的沟道长度，被设计为约30到50nm(电子的平均自由程的3到4倍)。
之后，用干法化学各向同性刻蚀，慢慢地除去可除去的侧壁衬垫243。在该阶段的典型的刻蚀环境为HBr/Cl2/O2。用缓冲氢氟酸，慢慢地刻蚀氮化硅膜上边的露出来的氧化硅膜。用CVD淀积约4到6nm的新的氧化硅膜244，来取代图6C所示的叠层膜ONO230内的顶部氧化膜。为了提高顶部氧化膜的品质，可以在淀积上顶部膜之后加上热氧化。
作为变形例，在可除去的侧壁衬垫234的除去前，用RIE对氧化膜-氮化膜的已曝光的顶部2层进行刻蚀。其次，为对顶部氧化膜进行改质，用CVD和连续的热氧化淀积约4到6nm的新的氧化膜。在湿的二氧化环境内的约859到900℃下20分钟的上述氧化工艺中，如在图6D中用244表示的那样，在n+注入区上边的氮化膜除去区域上边追加性地形成约20nm的氧化膜。该厚的氧化膜将减小控制栅极240与位扩散区104之间的连接静电电容。
淀积比字多晶硅245与顶部氮化膜232之和稍微厚一点的大体上300nm的多晶硅膜，作为刻蚀阻挡层，执行使用氮化膜的CMP。其次用垂直、各向异性反应性离子刻蚀所填充的多晶硅膜140，使之凹下约50nm。其次，淀积约10nm的薄的钛或钴执行硅化物化。硅化物膜241是用来降低控制栅极电阻的膜。就如用236所表示的那样，再次执行由CVD实施的二氧化硅的淀积和CMP。在该时刻的器件的剖面示于图6C和图6D。
其次，用H3PO4或干法化学刻蚀选择性地刻蚀氮化膜232。用CVD淀积具有约150到200nm的厚度的多晶硅膜248。用通常的光刻胶和RIE工艺加工该多晶硅膜和下层的字栅极多晶硅245。在该时刻的构造示于图6D。
采用对相邻接的字线栅极进行结合的办法，多晶硅膜248作为字线导线起作用。在该时刻完成最终的存储单元。为了减小面电阻，该字多晶硅膜，用钛或钴进行硅化物化。存储单元的典型性的平面图示于图4G。浅沟隔离区可由区域209提供。它们的临界尺寸可以理解为可以用能够减小临界尺寸的那种技术决定。
在上述的实施例中，为了提高本发明的存储器集成度，把2种用法组合了起来。在第1种用法中，采用共享尽可能多的单元要素的办法，集成度比2倍还要大。一个字选择栅极在2个氮化膜储存区域间共享，与控制栅极线相同的源极线/位线在接合单元间共享。在第2用法中，把多个阈值存储在控制栅极下边的氮化物区域内，为了在正确地保持各个阈值间的裕度的同时，实现使高集成度成为可能的多值读出和编程，人们开发出了规定的电压和控制条件。
多值存储用的动作方法以下要详述的步骤，不仅对于2位以上的多值存储可以应用，对于目的为存储到控制栅极下边的氮化物区内的、Vt-hi和Vt-low分别为阈值电压的最高值和最低值的那样的单一位/2值存储用法也可以应用。存储单元的双位性，来源于被组合到单一的字栅极内的2个氮化物区的关连和单元间的源极区与漏极区的互换性。该单元构造，可由侧壁淀积工艺得到，制造和动作的概念，也可以应用于台阶分裂·弹道晶体管和/或平面分裂栅极·弹道晶体管中的任何一者。台阶分裂和平面弹道晶体管，具有低的编程功率、高速编程和薄的氧化膜。
平面分裂栅极弹道晶体管阵列的剖面示于图7B。字栅极340、341和342都在第1层多晶硅内形成，并彼此连接起来形成字线350。淀积在字栅极340、341和342的两侧上边的一对侧壁331a、331b、332a、332b的下边形成ONO。各个侧壁下边的ONO膜内的氮化膜是电子存储器用的事实上的区域。这些氮化物区，是图7B和图7C的310、311、312、313、314、315。为了使外围译码电路简化，采用用工艺实施例3和间隙填充材料247为导体那样的实施例1和2形成单一控制栅极330、331、332、333的办法，把共享一个扩散区的2个侧壁控制栅极结合起来。在共享一个扩散区的2个侧壁栅极彼此可以隔离(间隙填充材料为绝缘材料)的那样的工艺实施例1和2的情况下，在存储器阵列的导线引出一侧使这2个栅极进行电连是可以实现的。虽然把个别的侧壁栅极作为控制栅极对存储器阵列进行操作也是可能的，但是，外围逻辑电路恐怕要承受损害高集成度存储器的优点那样的更大的负担。
氮化物区311和312共享控制栅极331，氮化物区313和314共享控制栅极332。存储器301，可以这样地进行说明具有源极扩散区321和位扩散区322，连接在该源极扩散区和位扩散区之间的3个栅极，就是说，具有在下层具备氮化物区312的控制栅极331、字栅极341和在下层具备氮化物区313的另一方的控制栅极332。字栅极341，是单纯逻辑ON/OFF开关，控制栅极使得个别地输出读出中的被选中的氮化物区的电压状态成为可能。共享同一字栅极的2个氮化物储存区域，在本说明书中，表述为‘氮化物储存区域对’。在单一存储单元301内，为了读出存取或编程动作，可以选择氮化物储存区域对内的一个氮化物储存区域313。所谓‘被选中的氮化物储存区域’313，指的是被选中的氮化膜对之内被选中的氮化物区。所谓‘未被选中的氮化物储存区域’312，指的是被选中的氮化物储存区域对之内的未被选的氮化物区。所谓‘近距离邻接氮化物储存区域’313和314，指的是被选中的存储单元301的最邻接的那样的未被选的存储单元内的氮化膜填充对的氮化物储存区域。所谓‘远距离的未被选的邻接氮化物储存区域’310和315，指的是同一未被选的邻接存储单元氮化物储存区域对内的相邻的未被选的邻接氮化物储存区域的相反一侧的氮化物储存区域。此外，被选中的存储单元的‘源极’扩散区321，是来自于被选中的氮化物储存区域的2个存储单元扩散区，与被选中的氮化物存储器最接近的接合部分，被称之为‘位’扩散区322。
在本发明中，为了用一组的氮化物储存区域控制一方的氮化物储存区域的动作，可以对控制栅极电压进行操作。控制栅极电压有3个状态，即‘越过(over-ride)’、‘快递(express)’和‘抑制(suppress)’。控制栅极电压状态，可以这样地说明字线电压的合计变成为2.0V，‘位’扩散区电压为0V，而且‘源极’扩散区电压的合计变成为1.2V。所提供的电压是以工艺技术的特征为基础的多个可以应用的例子中的一个例子，必须理解为不是任何限制。在越过状态的情况下，要使得控制栅极下边的沟道导电化而与储存在氮化物区内的电荷无关那样地把V(CG)提高到高电压(～5V)。在快递状态的情况下，控制栅极电压被提高到大约Vt-hi(2.0V)，控制栅极下边的沟道将原来于氮化物区的编程状态而导电化。在抑制状态的情况下，为了抑制下层的沟道的导电化，可以把控制栅极设定为0V。
表1是被选中的氮化物区313的读出中的电压。
表1被选中的FG＝313的读出用电压
在阈值电压稍微负一点的情况下，用稍微负一点的控制栅极电压(约-0.7V)，就可以抑制氮化膜阈值区域。
在图7C所示的氮化物区313的读出动作中，可以把源极线321设定为某一中间的电压(～1.2V)，位线322可以预先设定为0V。此外，要想从被选中的氮化物储存区域进行读出，必须满足以下的条件1)字选择栅极电压必须从0V提高到比作为字选择栅极的阈值电压(Vt-wl＝0.5V)与源极电压(1.2V)的合计还大的增加量的电压(2.5V)，和2)被选中的氮化物储存区域上边的控制栅极的电压，必须接近于Vt-hi(‘快递’)。未被选中的氮化物储存区域上边的控制栅极的电压，必须比源极电压+Vt-hi(越过)还大。未被选中的邻接氮化物储存区域上边的控制栅极的电压，必须是0(抑制)。在每一次的串行或并行读出中为了决定与氮化物储存区域313的阈值电压对应的2进制值，都要用读出放大器监视位扩散区322的电压，并与具有可切换的基准电压，或分别具有不同的基准电压的多个读出放大器进行比较。即，采用越过被选中的存储单元内的未被选中的氮化物区，其次抑制邻接单元的未被选中的氮化物区的办法，来决定每一个被选中的氮化物区的阈值状态。电子被高的源漏电位激励为可在使电子贯通氧化膜后被注入到氮化膜上边的弹道沟道的热电子注入中使用。编程后的阈值电压的大小可以由源漏电位和编程时间进行控制。表2示出了用来对被选中的氮化物区313进行编程的多个阈值电压的电压。这些电压，仅仅是用来说明编程方法的一个例子，不是任何限定。在表2A中，为了越过氮化物储存区域312和313，要把与被选中的存储单元301有关的控制栅极331、332提高到高电压(5V)。
表2A被选中的氮化物储存区域313的位扩散区编程方法
所希望的阈值的编程，由位扩散区322决定。为了编程为2.0V、1.6V和1.2V的阈值，位扩散区322分别被固定为5V、4.5V、和4.0V。在字线350的电位被提高到接近于字栅极341的阈值时，高能电子就向沟道内放出，注入开始。为了防止在邻接的存储单元内的编程，由于远距离的邻接控制栅极被设定为0V，故在邻接存储单元的沟道内，大概不会有电子存在。即，借助于该高集成度存储器阵列用的位扩散区的电位控制，就可以实现多值阈值编程。例如，为了进行1.2V、1.6V、和2.0V的编程，可以采用把字线电压分别变更为4.5V、5V、5.5V的办法，进行多个阈值的编程。
其它的应用方法是为了得到不同的阈值，变更控制栅极电压的方法。多值如果是可以用控制栅极电压得到的，则被选中的存储单元301内的未被选中的控制栅极331，为了越过氮化物区312，恐怕要提高到5V以进行设定。为了得到阈值电位1.2V、1.6V、2.0V，被选中的氮化物区313上边的控制栅极332，大概要分别变更为4.5V、5V、和5.5V。
表2B示出了对目的为多值编程用而说明的电压条件的第4编程方法。被选中的控制栅极电压与位电压一致，Vd和Vcg分别为Vd＝5V、4.5V、4.0V，Vcg＝5V、4.5V、4.0V。
表2B被选中的氮化物储存区域313的控制栅极-位编程方法
由于编程电流低，而且，归因于上边所说的编程构成，故可以用并行动作对同一字线上边的多个单元进行编程。此外，在可以使用位扩散区或控制栅极的编程方法的情况下，借助于外围的译码化电路，还可以同时对多个阈值进行编程。但是，必须注意的是为了得到适当的绝缘性，被选中的存储单元，在它们之间必须具备2个以上的存储单元。此外，为了得到为进行多值动作所需要的窄的Vt范围，必须用与读出动作类似的编程确认周期，在编程中，定期地检查阈值电压。本发明的弹道短沟道侧壁MONOS用的编程确认，由于编程电压极其低，与读出电压条件非常相似，故与现有的浮置栅极和MONOS存储器比较是简单的。
源于擦除中的氮化物区的电子的除去，或者是使用来自扩散区的热空穴向氮化物区的注入，或者是借助于从氮化物区通向控制栅极的F-N隧道化进行。在热空穴注入的情况下，衬底被接地，扩散区被设定为5V，而且把-5V供给控制栅极。在F-N隧道化的情况下，向衬底和扩散区这两方供给-3.5V，向控制栅极供给5V。氮化物区的势垒必须同时除去。单一氮化物区则不能除去。
读出的优选实施例各个氮化物区内的2位多值存储用的读出动作，根据0.25微米工艺用的模拟进行说明。图8A示出了存储单元和氮化物区313的读出用的电压条件。已存储起来的4个值的阈值电压，供‘11’、‘10’、‘01’和‘00’状态用，分别为0.8V、1.2V、1.6V和2.0V。这种情况示于图8B。字选择栅极用的阈值电压为0.5V。读出中，源极电压被固定为1.2V。未被选中的氮化物区上边的控制栅极，被设定为越过所有的可能的阈值状态的那样的5V，被选中的氮化物储存区域上边的控制栅极，都被设定为本身是所有的可能的阈值状态的最高阈值电压的2.0V。其它的控制栅极全都被设定为0，位接合部分被预先设定为0。字线则从0V提高到1.0V，以监视位接合部分。
位接合部分的读出结果，产生图8C所示的那种曲线。源于氮化物区313的读出中的位线读出曲线71、73、75和77，分别与不同的阈值0.8V、1.2V、1.6V和2.0V相对应地表示出来。由电压曲线可知，每一个状态间的电压差都是对于读出裕度良好的大约300mV。此外，模拟还证明未被选中的单元的状态在图8C的位接合部分电压曲线中未显示出变化。
本发明提供用来伴随着超短沟道，在下层上形成具有ONO氮化膜储存储存区域的双侧壁控制栅极的方法。扩张模式沟道约为35nm左右，由侧壁衬垫予以限定。借助于用自对准进行的二氧化硅的填充技术可以形成字栅极间的绝缘。借助于使用化学机械研磨的自对准技术，可以形成多晶硅控制栅极。本发明的工艺，包括2个实施例，就是说，具有弹道注入的平面短沟道构造，和具有弹道注入的台阶分裂沟道构造。实施例3提供控制栅极形成后的邻接字栅极的绝缘。
虽然以上用优选实施例来说明本发明，但是本专业的技术人员应当可以理解细节和形式上的变更而不脱离本发明的精神和范围是可能的。
工业上利用的可能性倘采用本发明，则可以用2个或3个多晶硅分裂栅极侧壁工艺实现高速低压弹道编程、超短沟道、超高集成度、双位多值的闪速存储器。
权利要求
1.一种MONOS存储器件的制造方法，包括在半导体衬底(200)的上边形成硅氧化膜(221)；淀积第1多晶硅膜(245)，使得把上述栅极硅氧化膜覆盖起来；淀积第1氮化膜(232)，使得把第1多晶硅膜覆盖起来；使上述第1多晶硅膜和上述第1氮化膜图形化，使得在其间留下间隙那样地形成字栅极；在上述字栅极的侧壁上边形成第1绝缘膜(234)；淀积衬垫膜，使得把上述字栅极和上述栅极硅氧化膜覆盖起来；使得在上述字栅极的侧壁上边剩下可除去的衬垫(242)那样地，用各向异性刻蚀除去上述衬垫膜；为了形成杂质浓度低的掺杂区(203)，使上述可除去的衬垫作为离子注入掩模发挥作用，向上述半导体衬底内注入离子；然后，除去上述可除去的衬垫；向上述间隙内的上述衬底上边淀积氮化物含有膜(230)；向上述字栅极和上述氮化物含有膜上边淀积第2多晶硅膜；使得在上述字栅极的侧壁上边，剩下将变成为控制侧壁衬垫栅极的多晶硅衬垫，在每一个上述控制侧壁衬垫栅极的下边形成要形成储存电荷的氮化物区的氮化物含有膜那样地，用各向异性刻蚀除去上述第2多晶硅膜和上述氮化物含有膜；在上述侧壁衬垫栅极(240)上边形成第2绝缘膜(233)；为了形成位扩散区(204)，使上述控制侧壁衬垫栅极作为注入掩模发挥作用，向上述半导体衬底内注入离子；用填充上述2个字栅极间的间隙的那种间隙填充材料(247)把上述衬底的表面被覆起来；使上述间隙填充材料平坦化；然后，除去上述字栅极上边的上述第1氮化膜(232)，和向上述衬底上边淀积要形成连接到上述字栅极上的字线的那种第3多晶硅膜(248)。
2.根据权利要求1所述的制造方法，上述栅极硅氧化膜(221)具有约5到10nm的厚度。
3.根据权利要求1所述的制造方法，上述第1多晶硅膜(245)用CVD法淀积到约150到250nm的厚度。
4.根据权利要求1所述的制造方法，上述第1氮化膜(232)用CVD法淀积到约50到100nm的厚度。
5.根据权利要求1所述的制造方法，上述第1绝缘膜(234)，是使上述字栅极的侧壁的表面热氧化形成约5到10nm的厚度的硅氧化膜。
6.根据权利要求1所述的制造方法，上述第1绝缘膜，是用CVD在上述字栅极的侧壁上边淀积约5到10nm的厚度的硅氧化膜。
7.根据权利要求1所述的制造方法，上述第1绝缘膜，是在上述字栅极的侧壁上边淀积约5到10nm的厚度的硅氮化膜。
8.根据权利要求1所述的制造方法，上述第1绝缘膜，是在上述字栅极的侧壁上边，共计淀积约5到10nm的厚度的硅氧化膜和硅氮化膜。
9.根据权利要求1所述的制造方法，上述衬垫膜(242)由含有多晶硅、等离子体氮化膜、等离子体氧化氮化膜、和硼磷玻璃(BPSG)的群内的任何一者构成，厚度约为30到50nm。
10.根据权利要求1所述的制造方法，除去上述可除去的衬垫的步骤，包括干法化学各向异性刻蚀。
11.根据权利要求1所述的制造方法，淀积上述氮化物含有膜(230)的步骤，还包括在上述半导体衬底上边生长第1硅氧化膜，厚度到约3.6到5.0nm；在上述第1硅氧化膜上边淀积具有约2到5nm的厚度的硅氮化膜，和在上述硅氮化膜上边淀积具有约4到8nm的厚度发第2硅氧化膜。
12.根据权利要求1所述的制造方法，在淀积上述硅氮化膜的步骤之前，还包括使上述第1硅氧化膜氮化。
13.根据权利要求1所述的制造方法，上述第2多晶硅膜具有约30到50nm的厚度。
14.根据权利要求1所述的制造方法，上述第2多晶硅膜具有约30到50nm的厚度，还包括淀积具有约60到100nm的厚度的钨硅化物层，上述第2多晶硅膜和钨硅化物层都形成上述控制侧壁衬垫栅极。
15.根据权利要求1所述的制造方法，上述第2绝缘膜(233)含有用CVD法淀积到约10nm的厚度的硅氧化膜。
16.根据权利要求1所述的制造方法，上述第2绝缘膜含有用CVD法淀积到约10nm的厚度的硅氮化膜。
17.根据权利要求1所述的制造方法，还包括为了在上述控制侧壁衬垫栅极(240)的下层部分上形成侧壁氧化膜衬垫，对上述第2绝缘膜施行各向异性刻蚀，和然后，使上述控制侧壁衬垫栅极的上层部分和上述位扩散区硅化物化(241)。
18.根据权利要求1所述的制造方法，上述间隙填充材料(247)，由含有硅氧化膜和硼磷玻璃(BPSG)的群中的任何一者构成。
19.根据权利要求1所述的制造方法，上述间隙填充材料包括传导性材料，还包括使上述传导性材料在上述第1氮化膜的表面下边凹下去；向上述凹下去的传导性材料上边淀积硅氧化膜(236)，和使上述硅氧化膜平坦化，上述传导性材料和下层的上述控制侧壁衬垫栅极都形成控制栅极。
20.根据权利要求1所述的制造方法，上述第3多晶硅膜(248)具有约150到200nm的厚度。
21.根据权利要求1所述的制造方法，还包括使上述字线硅化物化。
22.一种台阶分裂构造MONOS存储器件的制造方法，包括在半导体衬底(200)的上边形成硅氧化膜(221)；淀积第1多晶硅膜(245)，使得把上述栅极硅氧化膜覆盖起来；淀积第1氮化膜(232)，使得把第1多晶硅膜覆盖起来；使上述第1多晶硅膜和上述第1氮化膜图形化，使得在其间留下间隙那样地形成字栅极；在上述字栅极的侧壁上边形成第1绝缘膜(234)；淀积衬垫膜，使得把上述字栅极和上述栅极硅氧化膜覆盖起来；使得在上述字栅极的侧壁上边剩下可除去的衬垫(242)那样地，用各向异性刻蚀除去上述衬垫膜；为了使上述半导体衬底的一部分露出来，对未被上述字栅极和上述可除去衬垫覆盖起来的部分的上述栅极硅氧化膜进行刻蚀；采用对上述半导体衬底的露出来的部分进行刻蚀的办法，在上述衬底上形成台阶；为了形成杂质浓度低的掺杂区(203)，使上述可除去的衬垫作为离子注入掩模发挥作用，向上述半导体衬底内注入离子；然后，除去上述可除去的衬垫；在上述半导体衬底上边形成氧化膜-氮化膜-氧化膜的叠层膜(230)；向上述字栅极和上述叠层膜上边淀积第2多晶硅膜(240)；使得在上述字栅极的侧壁上边，剩下将变成为控制侧壁衬垫栅极的多晶硅衬垫，在每一个上述控制侧壁衬垫栅极的下边形成要形成储存电荷的氮化物区的氮化物含有膜那样地，用各向异性刻蚀除去上述第2多晶硅膜(240)和上述氧化膜-氮化膜-氧化膜的叠层膜(230)；在上述控制侧壁衬垫栅极上边形成第2绝缘膜(233)；为了形成位扩散区(204)，使上述控制侧壁衬垫栅极作为注入掩模发挥作用，向上述半导体衬底内注入离子；用填充上述2个字栅极间的间隙的那种间隙填充材料(247)把上述衬底的表面被覆起来；使上述间隙填充材料平坦化；然后，除去上述字栅极上边的上述第1氮化膜，和向上述衬底上边淀积要形成连接到上述字栅极上的字线的那种第3多晶硅膜(248)。
23.根据权利要求22所述的制造方法，上述第1多晶硅膜(245)用CVD法淀积到约150到250nm的厚度。
24.根据权利要求22所述的制造方法，上述第1氮化膜(232)用CVD法淀积到约50到100nm的厚度。
25.根据权利要求22所述的制造方法，上述第1绝缘膜，是使上述字栅极的侧壁的表面热氧化形成约5到10nm的厚度的硅氧化膜。
26.根据权利要求22所述的制造方法，上述字栅极的侧壁上边的第1绝缘膜，厚度约5到10nm。
27.根据权利要求22所述的制造方法，上述衬垫膜(242)由含有多晶硅、等离子体氮化膜、和硼磷玻璃(BPSG)的群内的任何一者构成，厚度约为30到50nm。
28.根据权利要求22所述的制造方法，除去上述可除去的衬垫的步骤，包括干法化学各向异性刻蚀。
29.根据权利要求22所述的制造方法，在上述半导体衬底上形成的台阶，具有约20到50nm的深度。
30.根据权利要求22所述的制造方法，还包括在除去上述可除去的衬垫下边的上述栅极硅氧化膜的工序之后，使上述台阶的拐角圆角化。
31.根据权利要求30所述的制造方法，上述台阶的拐角圆角化工序，包括在约1000大1100℃下60秒的高速钝化。
32.根据权利要求30所述的制造方法，上述台阶的拐角圆角化工序，包括在约900℃、约200到300mTorr压的氢气内的钝化。
33.根据权利要求22所述的制造方法，上述氧化膜-氮化膜-氧化膜的叠层膜，包括具有约3.6到5.0nm的厚度的第1硅氧化膜；具有约2到5nm的厚度的第2硅氮化膜，和具有约4到8nm的厚度的第3硅氧化膜。
34.根据权利要求22所述的制造方法，上述第2多晶硅膜，具有约30到50nm的厚度。
35.根据权利要求22所述的制造方法，上述第2多晶硅膜具有约30到50nm的厚度，还包括淀积具有约60到100nm的厚度的钨硅化物层，上述第2多晶硅膜和钨硅化物层都形成上述控制侧壁衬垫栅极。
36.根据权利要求22所述的制造方法，上述第2绝缘膜含有用CVD法淀积到约10nm的厚度的硅氧化膜。
37.根据权利要求22所述的制造方法，上述第2绝缘膜含有用CVD法淀积到约10nm的厚度的硅氮化膜。
38.根据权利要求22所述的制造方法，还包括为了在上述控制侧壁衬垫栅极的下层部分上形成侧壁氧化膜衬垫，对上述第2绝缘膜施行各向异性刻蚀，和然后，使上述控制侧壁衬垫栅极的上层部分和上述位扩散区硅化物化。
39.根据权利要求22所述的制造方法，上述间隙填充材料，由含有硅氧化膜和硼磷玻璃(BPSG)的群中的任何一者构成。
40.根据权利要求22所述的制造方法，上述间隙填充材料包括传导性材料，还包括使上述传导性材料在上述第1氮化膜的表面下边凹下去；向上述凹下去的传导性材料上边淀积硅氧化膜，和使上述硅氧化膜平坦化，上述传导性材料和下层的上述控制侧壁衬垫栅极都形成控制栅极。
41.根据权利要求22所述的制造方法，上述第3多晶硅膜具有约90到180nm的厚度。
42.根据权利要求22所述的制造方法，还包括使上述字线硅化物化。
43.根据权利要求22所述的制造方法，还包括使上述字线硅化物化。
44.一种MONOS存储器件的制造方法，包括在半导体衬底(200)的上边形成氮化物含有膜(230)；淀积第1多晶硅膜(245)，使得把上述氮化物含有膜覆盖起来；淀积第2氮化膜(232)，使得把第1多晶硅膜上边覆盖起来；使上述第1多晶硅膜和上述第2氮化膜图形化，以便在其间留下间隙那样地形成字栅极；在上述字栅极的侧壁上边形成第1绝缘膜(234)；淀积衬垫膜，使得把上述字栅极和上述栅极硅氧化膜覆盖起来；使得在上述字栅极的侧壁上边剩下可除去的衬垫(243)那样地，用各向异性刻蚀除去上述衬垫膜；为了形成位扩散区，使上述可除去的衬垫作为离子注入掩模起作用，向上述半导体衬底内注入离子；然后，除去上述可除去的衬垫；淀积把上述字栅极上边被覆起来，填充上述间隙的第2多晶硅膜(240)；使上述第2多晶硅膜凹下到上述第2氮化膜的表面下边；使上述凹下的第2多晶硅膜硅化物化(241)，该硅化物化，并凹下去的第2多晶硅膜形成控制栅极；向上述硅化物化(241)，凹下去的第2多晶硅膜上边，淀积氧化膜(236)；然后，除去上述字栅极上边的上述第2氮化层(232)，和为了完成MONOS存储器件的上述制造，向上述衬底上边淀积在上述字栅极下边形成进行连接的字线的那样的第3多晶硅膜(248)。
45.根据权利要求44所述的制造方法，形成上述氮化物含有膜的步骤，包括在上述半导体衬底上边生长厚度达到约3.6到5.0nm的第1硅氧化膜；向上述第1硅氧化膜上边，淀积具有约2到5nm的厚度的硅氮化膜，和向上述硅氮化膜上边淀积具有约4到8nm的厚度的第2硅氧化膜。
46.根据权利要求45所述的制造方法，在淀积上述硅氮化膜的步骤之前，还包括使上述第1硅氧化膜氮化。
47.根据权利要求44所述的制造方法，上述第1多晶硅膜，用CVD淀积到约150到250nm的厚度。
48.根据权利要求44所述的制造方法，上述第1氮化膜，用CVD淀积到约50到100nm的厚度。
49.根据权利要求44所述的制造方法，上述第1绝缘膜，在上述字栅极的侧壁上边约为5到10nm的厚度。
50.根据权利要求44所述的制造方法，上述衬垫膜由含有多晶硅、等离子体氮化膜、和硼磷玻璃(BPSG)的群内的任何一者构成，厚度约为30到50nm。
51.根据权利要求44所述的制造方法，在除去上述可除去的衬垫的工序之前，还包括对未被上述可除去的衬垫被覆起来的上述氮化物含有膜的上部硅氧化膜和氮化膜进行刻蚀；向上述氮化膜已被刻蚀的部分上淀积厚度约4到6nm的第3硅氧化膜(244)，和采用使上述第3硅氧化膜氧化以便可以减小上述控制栅极和上述位扩散区间的耦合电容的办法，在上述氮化膜已被刻蚀的部分上，形成具有约20nm的厚度的氧化膜。
52.根据权利要求44所述的制造方法，除去上述可除去的衬垫的步骤，包括干法化学各向异性刻蚀。
53.根据权利要求44所述的制造方法，上述第2多晶硅膜，具有约30到50nm的厚度。
54.根据权利要求44所述的制造方法，上述第2绝缘膜具备用CVD淀积到约10nm的厚度的硅氧化膜。
55.根据权利要求44所述的制造方法，上述第2绝缘膜具备用CVD淀积到约10nm的厚度的硅氧化膜。
56.根据权利要求44所述的制造方法，上述第3多晶硅膜具有约150到200nm的厚度。
57.一种闪速存储器的制造方法，包括使得在其间剩下间隙那样地，在半导体衬底的表面上边的栅极硅氧化膜上边设置字栅极(340、341、342)；在上述字栅极的侧壁上边形成可除去的衬垫(242)；为了形成杂质浓度低的掺杂区(203)，使上述可除去的衬垫作为离子注入掩模发挥作用，向上述半导体衬底内注入离子；然后，除去上述可除去的衬垫；在上述字栅极(240)侧面上形成在下层分别具有作为氮化膜电荷保持区起作用的氮化物含有膜的侧壁多晶硅栅极；为了形成位扩散区，使上述控制侧壁多晶硅栅极作为离子注入掩模发挥作用，向上述半导体衬底内注入离子；在上述侧壁栅极上边形成绝缘膜(233)；用第2多晶硅膜(247)填充上述2个字栅极间的间隙；使上述第2多晶硅膜凹下去；使上述凹下去的第2多晶硅膜硅化物化(241)；用氧化膜(236)被覆与上述下层的侧壁多晶硅栅极一起形成控制栅极的、上述已凹下去且已硅化物化的第2多晶硅层，和向上述衬底上边淀积形成要连接到上述字栅极上的字线的那样的第3多晶硅膜(248)。
58.根据权利要求57所述的制造方法，上述第1多晶硅膜具有约150到250nm的厚度。
59.根据权利要求57所述的制造方法，上述衬垫膜由含有多晶硅、等离子体氮化膜、等离子体氧化氮化膜、和硼磷玻璃(BPSG)的群内的任何一者构成，厚度约为30到50nm。
60.根据权利要求57所述的制造方法，上述氮化物含有膜，包括氧化硅膜的第1层、氮化硅膜的第2层和氧化硅膜的第3层。
61.根据权利要求57所述的制造方法，在上述可除去的衬垫除去后，为了在上述半导体衬底内形成具有约20到50nm的深度的台阶，还包括在上述半导体衬底内进行刻蚀。
62.根据权利要求57所述的制造方法，还包括使上述台阶的拐角圆角化的工序。
63.根据权利要求62所述的制造方法，上述台阶的拐角圆角化的工序，包括在约900℃、约1000到1100℃下、约60秒的高速钝化。
64.根据权利要求62所述的制造方法，上述台阶的拐角圆角化的工序，包括在900℃、200到300mtorr压力下的氢钝化。
65.根据权利要求57所述的制造方法，被限定于从上述字栅极边缘到上述位扩散区的边缘为止的沟道长度约为30到50nm，借助于此，产生弹道电子注入。
66.一种MONOS存储单元，包括半导体衬底表面上的字栅极(340、341、342)；在上述字栅极的侧壁上边借助于绝缘膜与上述字栅极绝缘的侧壁控制栅极(331a、331b、332a、332b)；在上述侧壁控制栅极下边的ONO膜内形成，执行电子存储器存储的氮化物区(311、312、313、314)；被覆上述字栅极和其它的存储单元内的字栅极，使它们彼此连接，此外，还借助于绝缘膜与上述侧壁控制栅极绝缘，被覆该侧壁控制栅极的多晶硅字线(350)；在上述半导体衬底内与上述每一个侧壁控制栅极邻接的位线扩散区(322)。
67.根据权利要求66所述的MONS存储单元，各个侧壁控制栅极，借助于绝缘膜与上述其它的存储单元的侧壁控制栅极绝缘。
68.根据权利要求66所述的制造方法，各个侧壁控制栅极，在2个字栅极间含有被覆上述位扩散区和上述侧壁控制栅极的多晶硅膜，上述氮化物区仅仅在上述侧壁控制栅极下边形成。
69.根据权利要求66所述的MONS存储单元，被限定于从上述字栅极边缘到上述位扩散区的边缘的沟道长度约30到50nm，借助于此产生弹道电子注入。
70.根据权利要求66所述的MONS存储单元，上述氮化物区的一方是选择氮化物区，另一方的氮化物区是非选择氮化物区，距上述选择氮化物区近的位线扩散区是位扩散区，距上述非选择氮化物区近的位线扩散区是源极扩散区，单元的读出动作，由下述动作执行越过上述非选择氮化物区；向上述字栅极供给字栅极阈值电压、过驱动电压、和上述源极扩散区上边的电压之和；向与上述选择氮化物区邻接的上述控制栅极，供给对使来自选择氮化物区的读出成为可能所需足够的电压；和采用测定上述位扩散区上边的电压电平的办法，读出上述单元。
71.根据权利要求70所述的MONS存储单元，上述存储单元是MONOS存储器阵列内的多个存储单元之一，还包括向要被读出单元之外的所有的单元供给0V的控制栅极电压。
72.根据权利要求70所述的MONS存储单元，上述存储单元是MONOS存储器阵列内的多个存储单元之一，为了防止漏电流，还包括向被读出单元之外的所有的单元供给0.7V的控制栅极电压。
73.根据权利要求66所述的MONS存储单元，上述位扩散区上边的电压电平，代表上述单元的多个阈值电平之内的一个电平。
74.根据权利要求66所述的MONS存储单元，上述氮化物区的一方是选择氮化物区，另一方的氮化物区是非选择氮化物区，距上述选择氮化物区近的位线扩散区是位扩散区，距上述非选择氮化物区近的位线扩散区是源极扩散区，单元的读出动作，由下述动作执行为了越过上述非选择氮化物区，向上述非选择氮化物区上边供给高压；提高上述选择氮化物区的控制栅极电压；向上述位扩散区上边供给恒定的电压；向上述字线上边供给比上述字栅极阈值电压还大的电压；这时使得从上述源极扩散区向上述位扩散区流动产生从沟道区向上述氮化物区进行电子的弹道注入那样的电流那样地，降低上述源极扩散区的电压。
75.根据权利要求74所述的MONS存储单元，采用改变上述位扩散线上边的电压的办法，实施多个阈值编程。
76.根据权利要求74所述的MONS存储单元，上述存储单元是MONOS存储器阵列内的多个存储单元之一，采用向该单元供给0V的控制栅极电压的办法，使共享一个字线的邻接的单元的氮化物区变成为无效。
77.根据权利要求66所述的MONOS存储单元，上述控制栅极的一方是选择控制栅极，其下层的氮化物区是选择氮化物区，而且，另一方的控制栅极是非选择控制栅极，其下层的氮化物区是非选择氮化物区，距上述选择氮化物区近的位线扩散区是位扩散区，距上述非选择氮化物区近的位线扩散区是源极扩散区，单元的编程动作通过下述执行使得越过上述非选择氮化物区那样地，向上述非选择控制栅极上边供给高电压；和改变上述选择控制栅极上边的电压。
78.根据权利要求66所述的MONOS存储单元，上述存储单元是共享一个字线的闪速存储器阵列内的多个单元之一，还包括采用改变上述控制栅极或上述位扩散区中的任何一者的电压办法，用不同的阈值同时对多个单元编程。
79.根据权利要求66所述的MONOS存储单元，氮化物区的一个块的擦除动作如下所述地执行向上述位线扩散区供给正电压，和向上述位线扩散区上边的控制栅极供给负电压。
80.根据权利要求66所述的MONOS存储单元，氮化物区的一个块的擦除动作，如下所述地执行向上述半导体衬底和上述位线扩散区供给负电压，和向上述控制栅极供给正电压。
81.一种MONOS存储单元的写入方法，包括半导体衬底表面上的字栅极(340、341、342)；在上述字栅极的侧壁上边借助于绝缘膜与上述字栅极绝缘的侧壁控制栅极(331a、331b、332a、332b)；在上述侧壁控制栅极下边的ONO膜内形成，执行电子存储器存储的氮化物区(311、312、313、314)；被覆上述字栅极和其它的存储单元内的字栅极，使它们彼此连接，此外，还借助于绝缘膜与上述侧壁控制栅极绝缘，被覆该侧壁控制栅极的多晶硅字线(350)；在上述半导体衬底内与上述每一个侧壁控制栅极邻接的位线扩散区(322)，上述氮化物区的一方是选择氮化物区，另一方的氮化物区是非选择氮化物区，距上述选择氮化物区近的位线扩散区是位扩散区，距上述非选择氮化物区近的位线扩散区是源极扩散区，单元的读出动作，由下述动作执行越过上述非选择氮化物区；向上述字栅极供给字栅极阈值电压、过驱动电压、和上述源极扩散区上边的电压之和；向与上述选择氮化物区邻接的上述控制栅极，供给对使来自选择氮化物区的读出成为可能所需足够的电压；和采用测定上述位扩散区上边的电压电平的办法读出上述单元。
82.一种MONOS存储单元的编程方法，包括半导体衬底表面上的字栅极(340、341、342)；在上述字栅极的侧壁上边借助于绝缘膜与上述字栅极绝缘的侧壁控制栅极(331a、331b、332a、332b)；在上述侧壁控制栅极下边的ONO膜内形成，执行电子存储器存储的氮化物区(311、312、313、314)；被覆上述字栅极和其它的存储单元内的字栅极，使它们彼此连接，此外，还借助于绝缘膜与上述侧壁控制栅极绝缘，被覆该侧壁控制栅极的多晶硅字线(350)；在上述半导体衬底内与上述每一个侧壁控制栅极邻接的位线扩散区(322)，上述氮化物区的一方是选择氮化物区，另一方的氮化物区是非选择氮化物区，距上述选择氮化物区近的位线扩散区是位扩散区，距上述非选择氮化物区近的位线扩散区是源极扩散区，单元的读出动作，包括述动步骤越过上述非选择氮化物区；向上述字栅极供给字栅极阈值电压、过驱动电压、和上述源极扩散区上边的电压之和；向与上述选择氮化物区邻接的上述控制栅极，供给对使来自选择氮化物区的读出成为可能所需足够的电压；和改变上述选择控制栅极上边的电压。
83.一种MONOS存储单元的擦除方法，包括半导体衬底表面上的字栅极(340)；在上述字栅极的侧壁上边借助于绝缘膜与上述字栅极绝缘的侧壁控制栅极；在上述侧壁控制栅极下边的ONO膜内形成，执行电子存储器存储的氮化物区(311、312、313、314)；被覆上述字栅极和其它的存储单元内的字栅极，使它们彼此连接，此外，还借助于绝缘膜与上述侧壁控制栅极绝缘，被覆该侧壁控制栅极的多晶硅字线(350)；在上述半导体衬底内与上述每一个侧壁控制栅极邻接的位线扩散区(322)，氮化物区的一个块的擦除方法，包括下述步骤向上述位线扩散区供给正电压的步骤，和向上述位线扩散区上边的控制栅极供给负电压的步骤。
84.一种闪速存储器器件，包括半导体衬底表面上的字栅极(340、341、342)；在上述字栅极的侧壁上边借助于绝缘膜与上述字栅极绝缘的侧壁控制栅极(331a、331b、332a、332b)；在上述2个侧壁控制栅极间的半导体衬底内的位扩散区(322)；上述侧壁控制栅极下边的氮化物填充区(311、312、313、314)；
85.根据权利要求84所述的器件，还包括上述侧壁控制栅极上边的绝缘膜；位于上述控制栅极上边，把上述字栅极连接起来的字线。
86.根据权利要求84所述的器件，被限定于从上述字栅极边缘到上述位扩散区的边缘为止的沟道长度约为30到50nm，在这里，产生弹道电子注入。
全文摘要
在本发明中，公开一种需要2个或3个多晶硅分裂栅极侧壁工艺的、高速低电压弹道编程、超短沟道、超高集成度、双位多电平的闪速存储器及其动作。本发明的构造和动作，可以用具有极短的控制栅极沟道的双MONOS构造实现。该单元构造，可以采用(i)在字栅极(245)的两侧上边的氧化膜－氮化膜－氧化膜(ONO)(230)的叠层膜上边配设侧壁控制栅极(240)，和(ii)借助于自对准形成控制栅极和位掺杂膜，为了得到高集成，共享相邻接的存储单元间的控制栅极和位掺杂膜的办法实现。在本发明中使用的主要要素，是用1)用来具有或不具有台阶构造地制造超短沟道和侧壁控制栅极的可除去的侧壁的制造工艺，和2)存储氮化膜和杂质膜上边的控制栅极的自对准这2种工艺形成的。
文档编号H01L27/115GK1395747SQ01803926
公开日2003年2月5日 申请日期2001年11月21日 优先权日2000年11月21日
发明者小椋正气, 奥古拉·托莫科, 林丰 申请人:株式会社新光荣