三维只读存储器的设计的制作方法

专利名称：三维只读存储器的设计的制作方法
技术领域：
本发明涉及集成电路，更确切地说，三维只读存储器(3D-ROM)的设计。
背景技术：
三维只读存储器(3D-ROM)是一低成本、大容量的固态存储器，其存储元一3D-ROM元—分布在三维空间中。三维只读存储器的基本结构可见授予本发明人的美国专利5,835,396、美国专利申请60/332,893、中国专利申请98119572.5和01129103.6。如

图1所示，该3D-ROM含有两个存储层100和200，每个存储层上有多个地址选址线20a...和多个3D-ROM元1aa...。半导体衬底000含有多个晶体管。互联通道孔20av，30av，...为存储元1aa...和衬底上的周边电路提供电连接。在图1A的特例中，存储器层之间有一层间介质，也就是说，每个存储器层均有其自身的字线和位线。在3D-ROM的另一种结构中，两个存储层之间共享字(或位)线。
3D-ROM可以分成两类掩膜编程3D-ROM(3D-MPROM)和电编程3D-ROM(3D-EPROM)。3D-MPROM的数字信息由掩膜版定义并在工厂编程；3D-EPROM的数字信息可以电编程并可由用户定义。如图1B-图1D所示，3D-ROM元1是由两个电极20和30以及夹在它们之间的3D-ROM膜组成。图1B和图1C分别表示一逻辑“1”和逻辑“0”3D-MPROM元。它通过信息开口(info-opening)24的存在与否来代表数字逻辑信息。在图1B中，信息开口24的存在使上下电极20、30相互接触而能在一个方向上导电。这里，3D-MPROM膜22含有准导通膜。准导通膜具有以下特性当其上所加的电压小于读电压或与读电压方向相反是，其电阻较大。一种常见的准导通膜是二极管膜，如P+/N-/N+二极管、P+/P-/N+二极管、肖特基二极管等。在图1C中，由于阻挡介质膜23中没有信息开口，上下电极20、30互不接触而不能导电。图1D表示一3D-EPROM元。与3D-MPROM元不同的是，3D-EPROM元的电极20、30之间是一3D-EPROM膜。3D-EPROM膜含有准导通膜22和反熔丝膜22af。 3D-EPROM元通过反熔丝膜22af的完整性来代表数字逻辑信息。在上述3D-ROM元中，电极20、30含有至少一层导电材料，例如金属(如铝、钨、铜等)、金属合金(如TiW等)、金属化合物(如TiSix，WSix，CoSix，NiSix等)、掺杂的半导体材料(如硅、锗等)。
本发明为提高3D-MPROM的可制造性提出了多种制造方案；并提出了3D-EPROM同步编程的概念；本发明还通过布线层折叠来增加3D-ROM的容量；且使用嵌入式接口连接、地址选择线折叠等方法以利于实现位于3D-ROM下方的衬底电路与外界系统之间的接口。2F开口掩膜版(2F opening mask，简称为2FOM)在集成电路中有广泛的应用。
发明目的本发明主要目的是提高3D-MPROM的可制造性。
本发明另一目的是缩短3D-EPROM的编程时间。
本发明另一目的是增加3D-ROM的容量。
本发明另一目的是方便位于3D-ROM下方的衬底电路与外界系统的接口。
根据这些以及别的目的，本发明提供了一3D-ROM的设计。
发明的总结本发明提供了一3D-MPROM，它具有更好的可制造性。有三种制造方案来达到这个目的1、使用自对准结构。在自对准结构中，不需要一个单独的光刻步骤来对准导通膜进行图形转换。准导通膜是在对字线和位线进行图形转换时同时形成的；2、使用自然结。在含有自然结的存储元中没有一单独的准导通膜。具有准导通膜功能的二极管等是在字线和位线交叉接触处自然形成的；3、使用2F信息开口掩膜(2Finfo-opening mask，简称为2F-IOM；此处，F为该光刻工艺的最小尺寸)。对一些3D-MPROM元来说，它们信息开口图形的最小尺寸可以大于字线或位线的线宽，最好是两倍于线宽。相应地，信息开口掩膜版(info-opening mask)的最小尺寸可以是两倍该工艺的最小尺寸，故将其称为2F-IOM。它的另一个优点是相邻的信息开口可以合并在一起，这样可以简化掩膜版的设计。
对3D-EPROM的编程来说，本发明提出同步编程的概念，这样可以缩短芯片编程时间。
本发明采用一种布线层折叠的办法将3D-ROM的周边电路布置在存储阵列下方，以提高阵列效率。本发明还提出了嵌入式接口连接和地址选择线折叠等方法。它给位于3D-ROM存储阵列下方的衬底电路提供与外界的接口。
2F-IOM不仅可以使用在掩膜编程只读存储器中，还有其他广泛应用。它可以使用在掩膜编程门阵列(MPGA)、基于反熔丝(antifuse)的场编程门阵列(FPGA)中，甚至可以使用在一般集成电路中作为互联线的层间接触。。
附图的简要说明图1A是一3D-ROM的透视图；图1B是一逻辑“1”3D-MPROM元的截面图；图1C是一逻辑“0”3D-MPROM元的截面图；图1D是一3D-EPROM元的截面图。
图2是一层间交叉、自对准、平台式3D-MPROM(inter-digitatedself-aligned mesa-type 3D-MPROM，简称为ISM 3D-MPROM)的截面图。
图3A-图3D是ISM 3D-MPROM的一种工艺流程图。
图4是一层间分离、自对准、平台式3D-MPROM(separateself-aligned mesa-type 3D-MPROM，简称为SSM 3D-MPROM)的截面图。
图5是一层间交叉、自对准、自然结3D-MPROM(inter-digitatedself-aligned natural-junction 3D-MPROM，简称为ISN 3D-MPROM)的截面图。
图6A-图6D表示几种ISN 3D-MPROM元的结构图。
图7A-图7D是ISN 3D-MPROM的一种工艺流程图。
图8是一层间分离、自对准、自然结3D-MPROM(separateself-aligned natural-junction 3D-MPROM，简称为SSN 3D-MPROM)的截面图。
图9A-图9D表示几种SSN 3D-MPROM元的结构图。
图10A表示一信息开口图形；图10B表示一信息开口掩膜版；图10C表示另一信息开口图形；图10D表示另一信息开口掩膜版。
图11A-图11D是一使用2F-IOM的无缝3D-MPROM的一种工艺流程图。
图12表示一具有同步编程的3D-EPROM。
图13A-图13D表示两种3D-EPROM存储元的结构图。
图14A-图14B描述了一具有独用布线层的3D-ROM；图14C表示一折叠至存储阵列下方的周边电路；图14D-图14E描述了一具有共享布线层的3D-ROM；图14F是另一折叠至存储阵列下方的周边电路。
图15是一3D-ROM的截面图。
图16A表示一3D-ROM存储阵列以及布置在其四周的互联通道孔；图16B表示沿A′A″的互联通道孔构成的“墙”；图16C-图16D描述嵌入式接口连接的平面图和截面图；图16E-图16F描述通过地址选择线折叠来形成接口通道的平面图和截面图。
图17A-图17B表示一使用2F开口掩膜版(2F opening mask，简称为2FOM)来实现互联线的层间接触的掩膜编程门阵列(MPGA)。
图18A-图18E是该MPGA的一种工艺流程图。
图19表示一使用2FOM并基于反熔丝(antifuse)的场编程门阵列(FPGA)。
实现本发明的最佳方式3D-MPROM图2是一层间交叉、自对准、平台式3D-MPROM(inter-digitatedself-aligned mesa-type 3D-MPROM，简称为ISM 3D-MPROM)截面图。这里使用的术语“平台式”表示在地址选择线上准导通膜具有一平台形状。这种存储器的存储层相互交叉，也就是说，两个相邻的存储层共享一地址选择线层(字线层或位线层)。在该实施例中，有二字线层20a、20a′和二位线层30a、30a′。它们形成三个存储层ML 100、ML200、ML 300。字线20a与3D-MPROM膜22、位线30a-30c组成存储层ML 100，字线20a与3D-MPROM膜22′、位线30a′-30c′组成存储层ML 200。如果3D-MPROM膜使用P+/N-/N+二极管，则3D-MPROM膜22的分层结构为N+、N-、P+(按形成的先后顺序排列)；而3D-MPROM膜22′的分层结构为P+、N-、N+。此后，存储元标号采用以下惯例存储元20a/30c表示位于字线20a和位线30c之间的存储元。对逻辑“0”存储元20a/30c而言，字线和位线之间有一阻挡介质膜23，它将字线和位线隔离。对逻辑“1”存储元20a/30b而言，字线和位线之间没有阻挡介质膜，电流能够从字线流到位线，并被周边电路探测到。在具有层间交叉特性的3D-ROM中，多个存储层中的地址选择线相互耦合，因此它们的读过程较为特别。譬如说，在读存储层ML 200时，在字线20a上加读电压，在位线30a′-30c′上探测电压变化；同时希望没有电流能够流到别的存储层中的地址选择线20a′、30a-30c上去。一种实施方式是，在别的存储层中的地址选择线20a′、30a-30c上加读电压，这样3D-ROM膜22、22″均处于反向偏置状态，因而能阻止电流流过。在图2的特例中，字线和位线至少含有一层导电材料，如金属、金属合金、金属化合物、掺杂的半导体材料。
图3A-图3D是ISM 3D-MPROM的一种工艺流程图。首先，连续形成位线膜和3D-MPROM膜22。然后对它们进行第一刻蚀以形成为字线条30a-30c，这些字线条30a-30c之间的空隙由层内介质26填充。此后，通过诸如CMP之类的平面化工艺步骤将该层内介质平面化，并将3D-MPROM膜22暴露。图3A表示完成该步骤后的截面图。
除了图3A中的特例，位线条还可采取另一结构。在形成位线膜和3D-MPROM膜22之后，再连续形成一字线缓冲膜20ab。该字线缓冲膜含导电材料。然后所有这些膜被一起刻蚀形成字线条。其截面在图3A′中表示。该结构具有美国专利申请60/322,893和中国专利申请01129103.6中所述的无缝3D-ROM元的结构。
然后在平面化后的字线条以及层内介质上形成阻挡介质膜23和光刻胶23pr。通过信息开口掩膜版(info-opening mask，简称为IOM)对光刻胶23pr进行曝光。如果在位线30a处希望形成一逻辑“0”存储元，则不去掉该处的光刻胶；如果在位线30b处希望形成一逻辑“1”存储元，则要将该处的光刻胶曝光去掉，以便形成信息开口24。图3B为完成该工艺步骤后的截面图。
此后，对阻挡介质23进行刻蚀。该刻蚀工艺最好对阻挡介质23和层内介质26有较好的刻蚀选择比，即该刻蚀工艺能较快地刻蚀阻挡介质膜，而对层内介质26的刻蚀速度较慢。层内介质26可用作该刻蚀工艺的刻蚀停止膜。譬如说，阻挡介质23可以使用氮化硅或SiNx/SiO2多层结构(SiNx在SiO2下面)，而层内介质26使用氧化硅。现有技术可以很容易地在它们之间取得较好的刻蚀选择比。这种工艺设计的好处之一是信息开口24的大小可以大于位线30b的线宽，因此IOM可以使用更成熟的掩膜版技术。同时，该光刻步骤对信息开口与位于其下方位线的套刻精度要求较低。这将在图10A、图10B中有具体的描述。在此图形转换步骤完成之后，再连续形成字线膜20a和另一3D-MPROM膜22′。这由图3C表示。
下一步骤则通过第二刻蚀来形成字线条。该步骤后的y-z的截面图由图3D表示。从该工艺流程可看出，3D-MPROM膜22在第一和第二刻蚀进行的同时形成。它与字线和位线有自对准的关系。从图2中的X-Z截面图和图3D中的y-z截面图可以看出，3D-MPROM膜22具有一平台形状。它并在x-y平面上为一矩形，该矩形的二个边长(22w1，22w2)各自分别等于字线线宽(20aw)和位线线宽(30bw)。
图4是一层间分离、自对准、平台式3D-MPROM(separateself-aligned mesa-type 3D-MPROM，简称为SSM MPROM)截面图。所谓“层间分离”是指该3D-MPROM中的存储层是相互隔离的，它们不共享地址选择线。在该实施例中，字线层20a与位线层30a形成存储层ML 100；字线层20a′和位线层30a′形成存储层ML 200。存储层ML 100与存储层ML 200之间由层间介质27隔开。
图5是一层间交叉、自对准、自然结3D-MPROM(inter-digitatedself-aligned natural-junction 3D-MPROM，简称为ISN 3D-MPROM)的截面图。它的结构类似于图2中ISM 3D-MPROM的结构。它们的差别是，ISN 3D-MPROM没有一单独的3D-MPROM膜22。具有3D-ROM膜功能的二极管等自然形成在字线和位线的交叉接触处。这将在图6A-图6D中加以体说明。
图6A-图6D表示几种ISN3D-MPROM元的结构图。在每个图中有两个存储元，其中一个叠置在另一个之上。两个存储元共享一个电极。存储元30a′/20a代表逻辑“1”，存储元30a/20a代表逻辑“0”。
图6A描述一自然P+/N-/N+二极管结。字线20a含有P+多晶硅(或其它半导体材料)。位线30a′含有三层次膜N+多晶硅30a1′、N-多晶硅30a2′、N-多晶硅30a3′。字线20a和位线30a′在其交叉处相互接触，并形成一自然P+/N-/N+二极管结1nj。N-多晶硅30a3′可以与字线20a′形成另一自然结(此处略去未绘出)。位线30a含有二层次膜N-多晶硅30a1、N+多晶硅30a2。由于字线20a和位线30a之间存在一阻挡介质23，因此，它们之间不能形成自然结。也就是说，存储元20a/30a代表逻辑“0”。图6A中的存储元结构如果使用在图5中，则该3D-MPROM可以承受较高的工艺温度。比如说，所有存储层ML 100、ML200、ML 300中的地址选择线20a、20a′、30a、30a′可以由在600℃左右淀积的掺杂多晶硅构成。在所有存储层形成之后，可以使用一高温(比如说，900℃左右)退火工艺步骤来激活掺杂杂质，在字线和位线间形成优良的自然二极管结。由于工艺温度较高，衬底集成电路的互联线最好使用耐高温的导体材料，比如说，掺杂的多晶硅、难熔金属及其合金或化合物。
图6B与图6A类似，其差别为图6B中的字线含有金属材料，如钨、铂等。在字线20a和位线30a′交叉接触处自然形成一肖特基二极管1nj′。类似地，该结构也可以使用高温工艺流程，以形成一优良的肖特基二极管。在此情况下，字线20a最好含有难熔金属及其合金或化合物。
图6C与图6A类似，但其字线和位线的方块电阻较图6A中的小。在其字线和位线中均加入了至少一金属材料膜。在此实施例中，位线30a′含有5层次膜N-多晶硅30a2′、N-多晶硅30a3′、金属材料膜30a4′、N+多晶硅30a5′、N+多晶硅30a6′。加入金属材料30a4′可以降低寄生串联位线电阻。字线20a含有3层次膜金属材料20a1、P+多晶硅20a2、P+多晶硅20a3。金属材料20a1可以降低寄生串联字线电阻，因而提高读取速度。金属材料20a1、30a4′、30a3可以含有金属、金属合金和/或金属化合物。另一种情形是存储元中只有一条地址选择线含有金属材料，另一条地址选择线，仍旧使用多晶硅，比如说，字线20a使用图6C中的字线膜，而位线30a′使用图6A中的位线膜。同样地，图6B中的多晶位线也可以加入金属材料。这在图6D中表示。另一种降低地址选择线串联寄生电阻的方法是对图6A或图6B中的多晶硅进行金属离子注入(metal ion implant)。这种方法不使用单独的金属层，可以简化工艺流程。
图7A-图7D是ISN 3D-MPROM的一种工艺流程图。该工艺流程与图3A-图3D中的工艺流程极为相似。图7A是在形成位线条并与层内介质平面化后的截面图。图7B是在形成阻挡介质23和通过信息开口掩膜版对光刻胶23pr曝光后的截面图。图7C是在对阻挡介质23进行图形转换并形成字线膜后的截面图。图7D是对字线进行刻蚀并平面化后的y-z截面图。结合图6A-图6D，可以看出，ISN 3D-MPROM的工艺流程非常简单，尤其是图5中的ISN 3D-MPROM元使用图6A-图6B的实施例时。它们的字线和位线只含有一种材料，其刻蚀很容易实施。同时，使用自然结的3D-MPROM不需要一单独的刻蚀步骤来定义3D-MPROM。与其它的3D-MPROM元结构比较，简化了工艺流程。
图8是一层间分离、自对准、自然结3D-MPROM(separateself-aligned natural-junction 3D-MPROM，简称为SSN 3D-MPROM)的截面图。与图4类似，它含有两个分离的存储层ML 100和ML 200，它们之间由层间介质27隔开。
图9A-图9D表示几种SSN 3D-MPROM元的结构图。因为在SSN3D-MPROM中相邻的存储层没有共享字线和位线，因此它们的结构较图6A-图6D中的结构简单。图9A表示一在字线20a和位线30b之间形成的自然P+/N-/N+二极管结1nj。图9B表示在字线20a和位线30b之间形成的自然肖特基二极管结1nj′。图9C与图9A的差别是在其字线和位线中加入了金属材料膜20a1、30b3。同样地，也可以只在一条地址选择线(尤其是字线)中加入金属材料。图9D与图9B的差别在于位线30b中加入了金属材料膜30b3。这些金属材料膜20a1、30b3可以减少地址选择线的寄生串联电阻，因而提高读取速度。另一种降低地址选择线串联寄生电阻的方法是对图9A或图9B中的多晶硅进行金属离子注入(metal ion implant)。这种方法不使用单独的金属层，可以简化工艺流程。
对于载有不同数字信息的3D-MPROM芯片A和芯片B来说，它们的字线/位线图形均相同。这些图形有很强的重复性。它们可以很容易地通过现有的光刻技术来形成。唯一能够区分芯片A和芯片B的图形是信息开口图形。字线/位线的掩膜版可以在所有3D-MPROM产品族(芯片A和芯片B)中使用。因为所有3D-MPROM产品族的产量很大，所以将这些掩膜版成本分摊到所有芯片中后，每个芯片成本中字线/位线掩膜版所占的比例很低；另一方面，信息开口掩膜版只在芯片A或芯片B中使用。因产量可能不大，每个芯片成本中信息开口掩膜版所占的比例可能较大。图10A-10D表示使用2F信息开口掩膜版(2Finfo-opening mask，简称为2F-IOM)来降低信息开口掩膜版成本的一种方法。
图10A表示一3D-MPROM中相对于字线和位线的信息开口图形(1ca...)。利用通道孔作为信息开口(1ca...)的3D-MPROM(如有通道孔表示逻辑“1”，无通道孔表示逻辑“0”)可采用这种信息开口图形。一般说来这些通道孔需要落在字线和位线的交叉区域内。因而信息开口(1ca...)的尺寸最好小于或等于地址选择线的线宽，即1F线宽。美国专利5,835,396中图6B中的实施例可使用该种信息开口。图10B表示与该信息开口对应的信息开口掩膜版23msk(info-openingmask，简称为IOM)。因为其最小尺寸为地址选择线的线宽，即1F(F-本工艺技术的最小尺寸)，我们称这种掩膜版23msk为1F信息开口掩膜版(1F-IOM)。而相对于本发明中图2-图9D中的实施例来说，因层间介质26可用作刻蚀信息开口的刻蚀停止膜，信息开口的尺寸可以做得比地址选择线的线宽宽(见图3B和图7B)。并且相邻的信息开口可以合并在一起。这种信息开口图形(1ca+...)由图10C表示。图10D表示相应的信息开口掩膜版23msk+。该掩膜版23msk+的最小尺寸为2F。我们称这种掩膜版23msk+为2F信息开口掩膜版(2F-IOM)。同时，该掩膜版23msk+与其下方图形的套刻精度要求比较低。对于使用0.25μm的3D-MPROM技术来说，信息开口掩膜版可以使用0.5μm的技术。这可以极大地降低掩膜版成本以及工艺成本。
除了图2-图9D中的实施例可以使用2F-IOM外，别的3D-MPROM也可以使用2F-IOM，如美国专利申请60/332,893、中国专利申请01129103.6中的无缝3D-MPROM元。图11A-图11C表示了使用2F-IOM的无缝3D-MPROM的一种工艺流程。该3D-MPROM的前端工艺流程在上述专利申请中已有描述，在此略去。本发明中的图11A紧接上述专利申请中的图31。在形成3D-MPROM堆69之后，在地址选择线64之间的空隙中填充层内介质68，并将其平面化。该平面化步骤将顶缓冲膜60暴露。然后，在已平面化的表面上形成阻挡介质67d和光刻胶67pr并通过信息开口掩膜版曝光。在逻辑“1”存储元处光刻胶被曝光去掉，以形成信息开口67。这由图11B表示。之后，刻蚀阻挡介质67d以形成顶金属膜65。顶金属膜65和顶缓冲膜60，合称为顶电极66。因为顶缓冲膜有一定厚度，在刻蚀阻挡介质膜67d的过程中，可以允许一些过度刻蚀；或者，阻挡介质67d与层间介质68可使用不同材料，并在刻蚀过程中选择具有较好刻蚀选择比的刻蚀工艺，这样，该刻蚀工艺步骤不至于影响到准导通膜62。相应地，信息开口67的尺寸可以大于地址选择线64的线宽。也就是说，此无缝3D-MPROM元可以使用2F-IOM。
3D-EPROM对3D-EPROM来说，用户可以在使用过程中编程。为了缩短芯片编程时间，希望可以将多个存储元同时编程。图12表示了同步编程的一种实施方法。符号1ca-1cd代表3D-EPROM元。在此特例中，需要对存储元1cb和1cc同时编程。相应地，字线20c上的电压升至Vpp’位线30b、30c上的电压降为0，而所有别的地址选择线的电压均为Vpp/2。因此，加在存储元1cb、1cc上的电压是一编程电压，而加在别的存储元上的电压只有Vpp/2。因而，存储元1cb、1cc被同时编程。
图13A-图13B表示两个3D-EPROM元，与图6C-图6D和图9C-图9D类似，在多晶地址选择线中加了金属材料膜20a1、30c3。这样可以减少地址选择线的寄生串联电阻，因而可以使编程更为容易(在同样编程条件下，可以提供更大的编程电流)；同时，读取速度也会变快(因为RC延迟变短)。另一种降低地址选择线串联寄生电阻的方法是对图13A或图13B中的多晶硅进行金属离子注入(metal ionimplant)。这种方法不使用单独的金属层，可以简化工艺流程。反熔丝膜22af可以夹在N+多晶硅30c2和N-多晶硅30c1之间(如图13A、图13B)，它也可以夹在图13A的P+多晶硅20a2和N-多晶硅30c1之间，或夹在图13B的字线20a和N-多晶硅30c1之间。反熔丝膜22af可以是一层ONO膜，它可以通过以下步骤形成首先在N+多晶硅30c2上热生长成一SiO2膜，然后，再通过CVD形成一氮化硅膜，此后，通过热生长再形成另一SiO2膜。
3D-ROM为了提高3D-ROM的容量，一种方法是提高它的阵列效率。阵列效率定义为存储阵列的实际面积与整个芯片面积之比。对由常规晶体管构成的存储器而言，它们的存储阵列和周边电路均形成在衬底里，即衬底电路必须在存储阵列“外面”形成。这样，其阵列效率一般较低。通常报道的数字是70％左右。在3D-ROM中，只有周边电路在衬底里形成，存储阵列位于衬底之上。因此，可以将大部分周边电路折叠到存储阵列下方，即周边电路在存储阵列“里面”。这样，存储阵列所占芯片面积最大，几乎为芯片面积；同时，当芯片含有多个存储阵列时，存储阵列之间的空隙可以更小。因而，可以得到近于理想的阵列效率。图14A-图14F描述了两种提高阵列效率的实施方法。
图14A-图14B描述了一具有独用布线层的3D-ROM。该布线层的概念由美国专利5,835,396提出，在此特例中，有四层地址选择线20a′、30a′、20a、30a。每层地址选择线分别具有一独用的布线层1r1、1r2、1r3、1r4，即字线20a，20a′分别使用布线层1r2、1r4，位线30a，30a′分别使用布线层1r1、1r3。这里，布线层1r2将字线20a与衬底周边电路000的接触点20act1折叠至存储阵列下方。相应地，字线20a的译码器可以放置在存储阵列下方；布线层1r1将位线30a与衬底周边电路000的接触点30act1折叠至存储阵列下方。相应地，位线30a的译码器可以放置在存储阵列下方。布线层1r3、1r4也有类似功能。因为使用独用布线层，周边电路可以几乎布置在存储阵列下方的任何位置。图14C表示一通过布线层折叠而将其布置至存储阵列下方的周边电路。在此特例中，存储阵列的每条地址选择线都由位于地址选择线两端的两个译码器来驱动。使用这种结构的地址选择线可以有较大的驱动电流。该结构特别适合于3D-EPROM的字线和位线，以及3D-MPROM的字线，因为这些地址选择线需要能有较大的驱动电流。这里，行译码器40l、40r放置在存储阵列左右两边，列译码器42t、42b放置在存储阵列上下两边。在存储阵列四个角上的列译码器放置在存储阵列稍中位置的下面。布线连接线1r3给这些较远的列译码器42t1和它们相应位线之间提供电连接。这样，行译码器和列译码器均位于存储阵列00的边界内。因为这些译码器都布置在地址选择器两端，因此，它们可以对地址选择线两端同时输入电流。
图14D、图14E描述了一共享布线层的3D-ROM。在该实施例中，两层地址选择线共享一布线层，比如说，字线20a和位线30a共享布线层1r1；字线20a′和位线30a′共享布线层1r2。这里，布线层1r2将字线20a′与衬底周边电路000的接触点20act2′折叠至存储阵列下方，并将位线30a′与衬底周边电路000的接触点30act2′折叠至存储阵列下方。布线层1r1也有类似功能。图14F是使用该布线层折叠方法而将其布置到存储阵列下方的周边电路。行译码器被分成二个半行译码器40l′、40r′。半行译码器401′负责对存储阵列上半部分的字线20m...进行驱动，它被折叠布置在存储阵列的左上边；半行译码器40r′负责对存储阵列下半部分的字线20p...进行驱动，它被折叠布置在存储阵列的右下边。在图14F中，字线仅由位于字线一端的译码器来驱动，即字线电流仅从一端输入。位线、列译码器的情形与字线、行译码器类似。
图14A-图14F中将周边电路折叠至存储阵列下方的设计，特别适合于含有一定规模衬底电路的3D-ROM。3D-ROM可以利用衬底电路现成的互联线层作为其布线层。相应地，不需要为其布线层而制造额外的互联层。
图15是一3D-ROM的截面图。如美国专利申请60/332,893和中国专利申请01129103.6所述，3D-ROM的首访延迟时间正比于位线的寄生电容。位线寄生电容很大一部分来自于位线边壁之间的耦合电容，如位线30j和位线30i之间的耦合电容。随着技术的进步，该耦合电容将在整个位线寄生电容中所占比例愈来愈大。为了减少该耦合电容，可以使用较薄的位线。虽然这在一定程度上会增加位线电阻，但是位线电阻和准导通膜电阻相比，一般较小。准导通膜的电阻是决定3D-ROM首访延迟时间的主要电阻因素。总体来说，使用薄的位线可以缩短3D-ROM的首访延迟时间。同时在读过程中，字线要提供较大电流，为了克服电迁移(electromigration)等问题，最好使用较厚的字线。
图16A表示一3D-ROM存储阵列以及布置在其四周的互联通道孔20av-20dv。这些互联通道孔20av-20dv对3D-ROM阵列及其周边电路提供电连接。图16B表示沿A′A″的截面图。由于字线之间距离为该工艺的最小距离，这些互联通道孔20av-20hv构成一道“无法逾越的墙”。如站在存储阵列下方的衬底往四周看，这些互联通道孔20av-20hv以及存储阵列形成多道“密不透风的网”，当一衬底集成电路与3D-ROM集成在一起的时候，这道“密不透风的网”使3D-ROM阵列下方的衬底电路很难与外界(如压焊点、引线脚)接口。
图16C、16D提供了解决这个问题的一种方法。它们采用了嵌入式接口连接。该方法尤其适合于翻转芯片(flip-chip)、BGA等设计。图16C是它的平面图，图16D是其沿B′B″的截面图。如图16B所示，多条地址选择线之间留有间隙。如在字线20p和20q之间留有第一间隙20gp，在位线30p和30q之间留有第二间隙30gp。由第一间隙20gp和第二间隙30gp之间形成的空间可以用来形成一平台垫(landing pad)20lp1。如果在每个存储层ML 100、ML 200的这个位置上都有这类间隙，则通过平台垫20lp1、20lp1′和互联通道孔20lv1、20lv2、20lv3，3D-ROM阵列下方的衬底电路000与外界(如压焊点、引脚线等)接口。这样就形成了接口连接20ei。因为这些接口连接20ei是嵌入在存储阵列中的，因此它们被称作嵌入式接口连接。嵌入式接口连接20ei给衬底电路提供一竖直(z)方向上的电连接。它可以分布在芯片的任意位置。嵌入式接口连接20ei的长度一般较短，这样可以提高接口速度。
图16E-图16F提供了解决外界接口问题的另一种方法。它通过地址选择线折叠来形成接口通道。图16E是它的平面图，图16F是其沿C′C″的截面图。如图16E所示，字线20a-20h分为两组20a-20d，20e-20h。每组字线均被折叠。这样，互联通道孔20av-20dv，20ev-20hv的位置较图16A中的位置转向。相应地，如图16F所示，在互联通道孔20dv，20hv之间形成接口通道20gpa、20gpa′、20gpb、20gpb′。这些接口通道20gpa、20gpa′、20gpb、20gpb′给衬底电路提供与外界(如压焊点、引脚线等)接口。
2FOM的应用2F-IOM不仅可以使用在掩膜编程只读存储器中，还有其他广泛应用。它可以使用在掩膜编程门阵列(MPGA)、基于反熔丝(antifuse)的场编程门阵列(FPGA)中，甚至可以使用在一般集成电路中作为互联线的层间接触。在这些应用中，2F信息开口掩膜版被泛称为2F开口掩膜版(2F opening mask，简称为2FOM)。
图17A-图17B表示一使用2FOM来实现互联线的层间接触的掩膜编程门阵列(MPGA)。这种方法也可以使用在一般集成电路中作为互联线的层间接触。掩膜编程门阵列(MPGA)在工业界中有广泛的应用，如Altera公司的Hardcopy产品。与只读存储器类似，它通过对开口掩膜版对芯片进行编程。同时，每个芯片成本中开口掩膜版所占的比例较大。MPGA也可以使用2FOM来降低开口掩膜版成本。在此实施例中，MPGA通过开口在第一互联线90a-90c和第二互联线80a-80c之间进行选择性联结7bb处的开口84将第一互联线90b和第二互联线80b相连；而7bc处的阻挡介质83则将第一互联线90b和第二互联线80c隔开。阻挡介质83可以有一倾斜的侧墙(tapered sidewall)。这样可以防止在刻蚀过程中产生分隔结构(spacer)，这在图18D中可以清楚地看到。在图17A-图17B中，开口84的尺寸可以做得比互联线的线宽宽，并且相邻的开口可以合并在一起。同时，开口掩膜版与其下方图形的套刻精度要求比较低。对于使用0.25μm的MPGA技术来说，开口掩膜版可以使用0.5μm的技术。这可以极大地降低掩膜版成本以及工艺成本。
图18A-图18E是该MPGA的一种工艺流程图。它与图7A-图7D极为类似。图18A是在形成第一互联线条90b-90c并与第一层内介质86平面化后的截面图。图18B是在形成阻挡介质83和通过开口掩膜版对光刻胶曝光后的截面图。图18C是在对阻挡介质83进行图形转换并形成第二互联线膜80b后的截面图。图18D是对第二互联线膜80b进行刻蚀后的y-z截面图。这里，阻挡介质83的倾斜侧墙(taperedsidewall)可以防止在该步骤过程中产生分隔结构(spacer)。这种倾斜侧墙也可以在图2、图4、图5、图8的实施例中使用。图18E是对第二互联线80b的第二层内介质88平面化后的截面图。
图18D′显示第二互联线80b的另一种实施方法。它使用两次平面化(dual damascene)。在图18C对阻挡介质83进行刻蚀后，先形成第二层内介质88并对其进行图形转换。该图形转换最好不要过度损伤阻挡介质83和第一层内介质86。然后，淀积第二互联线膜80b并将其平面化以形成图18E的结构。
图19表示一使用2FOM并基于反熔丝(antifuse)的场编程门阵列(FPGA)。它的结构与图17B的结构类似。唯一的差别是在开口84中形成了一反熔丝膜96。这样，第一互联线膜90b和第二互联线膜80b之间形成一反熔丝元7bb。
虽然以上说明书具体描述了本发明的一些实例，熟悉本专业的技术人员应该了解，在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动。这并不妨碍它们应用本发明的精神。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。
权利要求
1.一三维掩膜编程只读存储元，其特征在于含有第一地址选择线(20a)，该第一地址选择线(20a)具有第一宽度(20aw)；第二地址选择线(30b)，该第二地址选择线(30b)具有第二宽度(30bw)；一3D-MPROM膜(22)，所述3D-MPROM膜(22)形状为矩形，该矩形具有第一边长(22w1)和第二边长(22w2)，该第一边长(22w1)等于第一宽度(20aw)，该第二边长(22w2)等于第二宽度(30bw)。
2.一三维掩膜编程只读存储元，其特征在于含有第一地址选择线条(20a)；第二地址选择线条(30a′)；一自然结(1nj，1nj′)，该自然结(1nj，1nj′)形成在该第一地址选择线条(20a)和第二地址选择线条(30a′)的交叉处，该自然结(1nj，1nj′)具有准导通特性。
3.一三维掩膜编程只读存储器，其特征在于含有第一存储层(ML 100)，该第一存储层(ML 100)含有第一地址选择线(20a)；第二存储层(ML 200)，该第二存储层(ML 200)含有第二地址选择线(20a)；至少部分第一地址选择线(20a)和至少部分第二地址选择线(20a)为同一地址选择线。
4.一三维掩膜编程只读存储器，其特征在于含有一衬底电路(000)以及覆盖该衬底电路的层间介质；第一只读存储元，该第一只读存储元含有第一顶电极(30a′)和第一底电极(20a)，所述第一顶电极(30a′)和第一底电极(20a)中至少有一电极含有至少一含有金属材料(20a1)的膜和至少一层含有掺杂半导体材料(20a3)的膜；第二只读存储元，该第二只读存储元含有第二顶电极(20a′)和第二底电极(30a′)；多个穿过该层间介质的互连通道孔(20av)，该互连通道孔(20av)将所述第一、第二顶电极，第一、第二底电极与该衬底电路(000)耦合；所述第一只读存储元与所述第二只读存储元一个叠置在另一个上方。
5.一三维掩膜编程只读存储器，其特征在于含有一衬底电路(000)以及覆盖该衬底电路的层间介质；第一只读存储元，该第一只读存储元含有第一顶电极(30a′)和第一底电极(20a)，所述第一顶电极(30a′)和第一底电极(20a)中至少有一电极不含金属材料；第二只读存储元，该第二只读存储元含有第二顶电极(20a′)和第二底电极(30a′)；多个穿过该层间介质的互连通道孔(20av)，该互连通道孔(20av)将所述第一、第二顶电极，第一、第二底电极与该衬底电路(000)耦合；所述第一只读存储元与所述第二只读存储元一个叠置在另一个上方。
6.一三维电编程只读存储器，其特征在于具有第一只读存储元(1cb)和第二只读存储元(1cc)，该第一只读存储元(1cb)和该第二只读存储元(1cc)被同时编程。
7.一含有多个存储层的三维只读存储器，其特征在于具有一衬底(000)，该衬底(000)上具有至少一布线层(1r1，1r2...)；第一存储层(ML 100)，该第一存储层(ML 100)具有至少一个第一译码器(40l，40r...)；第二存储层，该第二存储层在所有存储层中离该衬底最远，并含有一个第二存储阵列(00)；该第一译码器(40l，40r...)位于该衬底(000)中并在该第二存储阵列(00)的边界范围内。
8.一三维只读存储器，其特征在于具有第一存储层(ML 100)，该第一存储层(ML 100)含有平行的第一地址选择线(30p)和第二地址选择线(30q)，该第一和第二地址选择线之间具有第一间隙(30gp)，在该第一间隙(30gp)中有第一平台垫(20lp1)；第二存储层(ML 200)，该第二存储层(ML 200)含有平行的第三地址选择线(30p′)和第四地址选择线(30q′)，该第三和第四地址选择线之间具有第二间隙，在该第二间隙中有第二平台垫(20lp1′)；该第一平台垫(20lp1)和该第二平台垫(20lp1′)构成一嵌入式接口连接(20ei)。
9.一集成电路，其特征在于含有第一互联线条(90b)；第二互联线条(80b)；一位于第一互联线条(90b)与第二互联线条(80b)交叉处附近的开口(84)，该开口(84)的尺寸大于第一互联线条(90b)或第二互联线条(80b)的线宽。
10.一开口掩膜版(23msk+)，其特征在于含有第一图形(1cc+)，该第一图形(1cc+)代表第一开口；第二图形(1bc+)，该第二图形(1bc+)代表第二开口；该第一图形(1cc+)与该第二图形(1bc+)被合并在一起。
全文摘要
本发明为提高3D－MPROM的可制造性提出了多种制造方案；并提出了3D－EPROM同步编程的概念；本发明还通过布线层折叠来增加3D－ROM的容量；且使用嵌入式接口连接、地址选择线折叠等方法以利于实现位于3D－ROM下方的衬底电路与外界系统之间的接口。2F开口掩膜版(2FOM)在集成电路中有广泛的应用。
文档编号H01L21/82GK1437248SQ0211333
公开日2003年8月20日 申请日期2002年2月5日 优先权日2002年2月5日
发明者张国飙 申请人:张国飙