专利名称：半导体器件的制造方法和半导体器件的制作方法
相关申请的交叉引用本申请基于并且要求以2001年3月29日申请的在先日本专利申请P2001-95038、2001年4月20日申请的在先日本专利申请P2001-123632、2001年4月20日申请的在先日本专利申请P2001-123633、2002年2月25日申请的在先日本专利申请P2002-47944为优先权，这些申请的内容引入作为参考。
背景技术：
本发明涉及混装逻辑电路和存储器的系统LSI等的半导体器件的制造方法和半导体器件，尤其涉及系统LSI的逻辑电路部的MOS晶体管的栅图案等细小图案的形成方法和结构。
背景技术：
近年来，民用信息设备等的电子设备日益追求小型化、多功能化，随之而来用于这些电子设备中的例如系统LSI要求微型化。
因此，系统LSI的制造中，逻辑电路部的MOS晶体管的器件图案如何微型化成为重要课题，近年来，平版印刷(曝光)技术中，进行曝光光源、抗蚀剂、超分辨曝光技术等的研究开发，但现状是未达到满足微型化的要求。
近年来，在器件图案形成中，作为形成平版印刷的极限尺寸以下的一个技术提出首先在形成抗蚀剂图案后，通过实施各向同性地蚀刻上述抗蚀剂图案等的处理形成平版印刷的分辨极限以下的图案尺寸的抗蚀剂减薄法。
下面使用用于MOS晶体管的处理的例子说明该抗蚀剂减薄法。
图120A-120C到图125是通过该抗蚀剂减薄法的逻辑电路部的MOS晶体管的制造工序中的工序平面图和沿着该平面图的X-X’、Y-Y’线的工序截面图。即如图120A-120C所示，具有元件区域200a和元件分离区域200b的硅衬底200上通过热氧化法等形成栅绝缘膜201后，通过CVD(化学气相淀积)法等在上述栅绝缘膜201上层叠被加工材料膜，例如作为栅极材料膜的多晶硅膜202。
接着，在上述多晶硅膜202上涂布抗蚀剂并干燥，进行平版印刷(曝光)，将第一抗蚀剂图案，例如栅抗蚀剂图案203形成为平版印刷(曝光)的分辨极限尺寸(栅抗蚀剂图案形成工序)。该工序中，上述栅抗蚀剂图案203在上述元件区域200a和上述元件分离区域200b上形成。这里，上述元件区域200a上的图案部叫作栅极图案部203a、上述元件分离区域200b上的图案部叫作栅极图案部203b。
接着，如图121A-121C所示，通过使用O2系气体的各向同性干蚀刻法等对上述栅抗蚀剂图案203实施蚀刻加工，如图中的虚线所示，进行减薄形成具有平版印刷的分辨极限以下的图案尺寸的栅抗蚀剂图案203’(栅抗蚀剂减薄工序)。
接着，如图122A-122C所示，将上述栅抗蚀剂图案203’作为掩模，通过RIE(反应离子蚀刻)法等蚀刻加工上述多晶硅膜202，得到具有在上述元件区域200a上形成的栅极图案部204a和在上述元件分离区域200b上形成的布线图案部204b的栅图案204(栅极加工工序)。
接着，如图123A-123C所示，通过O2抛光法等将上述栅抗蚀剂图案203’从上述栅图案204的表面剥离下来(抗蚀剂剥离工序)。
由此，可形成平版印刷分辨极限尺寸以下的图案宽度的栅抗蚀剂图案203’，将上述栅抗蚀剂图案203’用作掩模蚀刻加工作为栅极材料膜的上述多晶硅膜202，从而形成具有平版印刷的分辨极限以下的图案宽度的细小栅图案204。
上述工序后，虽然未示出，将上述栅极图案部204a用作掩模将杂质注入上述硅衬底200的表面，形成晶体管的源漏扩散层(图123B内的虚线所示)后，通过进行公知的层间绝缘膜形成、布线工序等完成MOS晶体管。
但是，相关技术的抗蚀剂减薄法中，与线图案相当的栅极图案部204a可形成细小的图案，但相反布线图案部204b的空间部由于减薄而扩大，从而空间部的设计规则必须比不进行减薄时缓和。即，如图124A，124B所示，布线图案部204b的空间部的尺寸(图中的栅图案突出之间的间距)t在未实施减薄时可缩小到平版印刷的分辨极限尺寸t0，但实施减薄时，该尺寸必须缓和到在平版印刷的分辨极限尺寸t0上加上两侧减薄量t1的尺寸t0+2t1。
结果，相关技术的减薄法中，由于可形成晶体管的细小栅极图案部，在晶体管的动作速度等性能提高方面有效，不能使布线图案部的空间部的设计规则比通常的平版印刷技术缓和，从而出现在芯片面积缩小方面无效的问题。
图125中表示动态随机存取存储器(DRAM)单元部的栅图案。虚线表示减薄前的抗蚀剂图案，实线表示减薄后的抗蚀剂图案。存储器单元部中，为提高集成度，要求细小的图案间距。但是，相关技术的抗蚀剂减薄法施加于该存储器单元部时，减薄后的空间图案尺寸P1不能缩小到平版印刷的空间分辨极限。这种情况意味着缓和平版印刷阶段的空间图案尺寸P2，其结果是存储器单元部的栅图案间距缓和，在装载比较大规模的存储器单元的系统LSI中，芯片面积可能增大。
这样，作为形成微型线图案的方法已知有减薄处理，但相关技术的减薄处理中，同一层的所有区域中得到希望的图案尺寸也是不容易的。
即，使用减薄处理时，本来不想细小的图案也变得细小，从而产生各种问题。例如，在得到细小的线图案和细小的狭窄空间图案二者的情况下，通过细化线图案，扩大了写摘空间图案的空间宽度，为得到希望的狭窄空间尺寸，必须将减薄前的空间尺寸设定得比希望的狭窄空间尺寸小，因此平版印刷极其困难。
这样，作为形成细小线图案的方法已知有减薄处理，但原来的减薄处理中，同一层的所有区域中得到希望的图案尺寸也是不容易的。
但是，相关技术有下面的问题。例如，使用组合Levenson型相移掩模的曝光和逻辑栅部的抗蚀剂减薄处理的方法形成混装逻辑电路和存储器的半导体器件的栅层电路图案的情况下，通过在逻辑栅部使用Levenson型相移掩模和的修整掩模的2重曝光图案化抗蚀剂后，通过减薄处理细化上述抗蚀剂图案，之后需要对存储器单元部和布线部进行曝光。该方法的情况下，曝光次数需要为3次。即，出现成为曝光次数多的处理的问题。
随着半导体器件的小型化微型图案的形成更加困难，平版印刷处理中使用膜厚薄的抗蚀剂(薄膜抗蚀剂)。
使用薄膜抗蚀剂时，为使膜厚薄的抗蚀剂时不随着蚀刻消失，需要被蚀刻材料的高选择蚀刻。该高选择蚀刻通过将蚀刻产生的反应生成物附着在抗蚀剂时上从蚀刻气体保护蚀刻加工图案并且蚀刻被蚀刻材料。因此，附着于抗蚀剂时的反应生成物的量对被蚀刻材料的加工精度产生很大影响。具体说，蚀刻面积大的区域，反应生成物越多。因此，形成线图案等时，线图案稀疏的区域比密集的区域的线宽度粗。即，该蚀刻方法中，问题是图案疏密不同，图案尺寸大不相同。
抗蚀剂时图案的减薄(蚀刻细化抗蚀剂时图案)情况下，还有一个图案疏密不同减薄量也不同的问题。
发明概述根据本发明的半导体器件的制造方法，特征在于包括在被加工膜上层叠掩模材料膜，通过第一曝光工序在该掩模材料膜上形成第一抗蚀剂图案的工序；以上述第一抗蚀剂图案作为掩模加工上述掩模材料膜形成掩模图案的工序；剥离上述第一抗蚀剂图案的工序；在包含上述掩模图案的上述被加工膜上通过第二曝光工序形成具有用于露出上述掩模图案的选择区域的开口并且覆盖非选择区域的第二抗蚀剂图案的工序；细化上述第二抗蚀剂图案的开口内露出的上述掩模图案部分的工序；剥离上述第二抗蚀剂图案的工序；以上述掩模图案为掩模蚀刻加工上述被加工膜，形成具有宽的尺寸宽度的图案部和细小的尺寸宽度的图案部的被加工膜图案的工序。
附图简述图1A-1C是表示实施例1的半导体器件的制造方法的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图2A-2C是表示实施例1的半导体器件的制造方法的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图3A-3C是表示实施例1的半导体器件的制造方法的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图A-4C是表示实施例1的半导体器件的制造方法的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图5A-5C是表示实施例1的半导体器件的制造方法的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图6A-6C是表示实施例1的半导体器件的制造方法的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图7A-7C是表示实施例1的半导体器件的制造方法的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图8A-8C是表示实施例1的半导体器件的制造方法的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图9A，9B是实施例1的半导体器件的制造方法的减薄前和减薄后的图案；图10是比较实施例1和相关技术的半导体器件的制造方法的结果的图案；图11A，11B是表示实施例2的半导体器件的制造方法的工序平面图和沿着该平面图的X-X’线的工序截面图；图12是表示实施例2的半导体器件的制造方法的工序截面图；图13是表示实施例2的半导体器件的制造方法的工序截面图；图14是表示实施例2的半导体器件的制造方法的工序截面图；图15是表示实施例2的半导体器件的制造方法的工序截面图；图16A-16C是表示实施例3的半导体器件的制造方法的各制造工序的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图17A-17C是表示实施例3的半导体器件的制造方法的各制造工序的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图18A-18C是表示实施例3的半导体器件的制造方法的各制造工序的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图19A-19C是表示实施例3的半导体器件的制造方法的各制造工序的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图20A-20C是表示实施例3的半导体器件的制造方法的各制造工序的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图21A-21C是表示实施例3的半导体器件的制造方法的各制造工序的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图22A-22C是表示实施例4的半导体器件的制造方法的各制造工序的工序平面图和工序截面图；图23A-23C是表示实施例4的半导体器件的制造方法的各制造工序的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图24A-24C是表示实施例4的半导体器件的制造方法的各制造工序的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图25A-25C是表示实施例4的半导体器件的制造方法的各制造工序的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图26A-26C是表示实施例4的半导体器件的制造方法的各制造工序的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图27A-27C是表示实施例4的半导体器件的制造方法的各制造工序的工序平面图和沿着该平面图的X-X’，Y-Y’线的工序截面图；图28是表示实施例5的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图29是表示实施例5的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图30是表示实施例5的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图31是表示实施例5的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图32是表示实施例5的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图33是表示实施例5的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图34是表示实施例5的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图35是表示实施例5的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图36是表示实施例5的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图37是表示实施例6的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图38是表示实施例6的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图39是表示实施例6的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图40是表示实施例6的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图41是表示实施例6的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图42是表示实施例6的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图43是表示实施例6的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图44是表示实施例6的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图45是表示实施例6的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图46是表示实施例7的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图47是表示实施例7的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图48是表示实施例7的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图49是表示实施例7的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图50是表示实施例7的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图51是表示实施例7的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图52是表示实施例7的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图53是表示实施例7的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图54是表示实施例8的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图55是表示实施例8的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图56是表示实施例8的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图57是表示实施例8的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图58是表示实施例8的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图59是表示实施例8的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图60是表示实施例8的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图61是表示实施例8的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图62是表示实施例8的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图63是表示实施例8的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图64是表示实施例9的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图65是表示实施例9的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图66是表示实施例9的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图67是表示实施例9的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图68是表示实施例9的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图69是表示实施例9的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图70是表示实施例9的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图71是表示实施例9的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图72是表示实施例9的半导体器件的制造方法的工序平面图和该平面图的工序截面图；图73是表示实施例10的集成电路的概要的图；图74是表示实施例10的例1的半导体器件的制造方法的一部分截面图；图75是表示实施例10的例1的半导体器件的制造方法的一部分截面图；图76是表示实施例10的例1的半导体器件的制造方法的一部分截面图；图77是表示实施例10的例1的半导体器件的制造方法的一部分截面图；图78是表示实施例10的例1的半导体器件的制造方法的一部分截面图；图79是表示实施例10的例1的半导体器件的制造方法的一部分截面图；图80是表示实施例10的例1的半导体器件的制造方法的一部分截面图；图81是表示实施例10的例2的半导体器件的制造方法的一部分截面图；图82是表示实施例10的例2的半导体器件的制造方法的一部分截面图；图83是表示实施例10的例2的半导体器件的制造方法的一部分截面图；图84是表示实施例10的例2的半导体器件的制造方法的一部分截面图；图85是表示实施例10的例2的半导体器件的制造方法的一部分截面图；图86是表示实施例10的例2的半导体器件的制造方法的一部分截面图；图87是表示实施例10的例2的半导体器件的制造方法的一部分截面图；图88是表示实施例10的变更例1的半导体器件的制造方法的一部分截面图；图89是表示实施例10的变更例1的半导体器件的制造方法的一部分截面图；图90是表示实施例10的变更例1的半导体器件的制造方法的一部分截面图；图91是表示实施例10的变更例1的半导体器件的制造方法的一部分截面图；图92是表示实施例10的变更例1的半导体器件的制造方法的一部分截面图；图93是表示实施例10的变更例1的半导体器件的制造方法的一部分截面图；
图94是表示实施例10的变更例1的半导体器件的制造方法的一部分截面图；图95是表示实施例10的变更例2的半导体器件的制造方法的一部分截面图；图96是表示实施例10的变更例2的半导体器件的制造方法的一部分截面图；图97是表示实施例10的变更例2的半导体器件的制造方法的一部分截面图；图98是表示实施例10的变更例2的半导体器件的制造方法的一部分截面图；图99是表示实施例10的变更例2的半导体器件的制造方法的一部分截面图；图100是表示实施例10的变更例2的半导体器件的制造方法的一部分截面图；图101表示实施例10的变更例2的半导体器件的制造方法的一部分截面图；图102A、102B、102C是实施例11的例1的半导体器件的制造方法的平面图和沿着该平面图的B-B，C-C线的剖面图；图103A、103B、103C是实施例11的例1的半导体器件的制造方法的平面图和沿着该平面图的B-B，C-C线的剖面图；图104A、104B、104C是实施例11的例1的半导体器件的制造方法的平面图和沿着该平面图的B-B，C-C线的剖面图；图105A、105B、105C是实施例11的例1的半导体器件的制造方法的平面图和沿着该平面图的B-B，C-C线的剖面图；图106A、106B、106C是实施例11的例1的半导体器件的制造方法的平面图和沿着该平面图的B-B，C-C线的剖面图；图107A、107B、107C是实施例11的例1的半导体器件的制造方法的平面图和沿着该平面图的B-B，C-C线的剖面图；图108A、108B、108C是实施例11的例1的半导体器件的制造方法的平面图和沿着该平面图的B-B，C-C线的剖面图；
图109A、109B、109C是实施例11的例2的半导体器件的制造方法的平面图和沿着该平面图的B-B，C-C线的剖面图；图110A、110B、110C是实施例11的例2的半导体器件的制造方法的平面图和沿着该平面图的B-B，C-C线的剖面图；图111A、111B、111C是实施例11的例2的半导体器件的制造方法的平面图和沿着该平面图的B-B，C-C线的剖面图；图112A、112B、112C是实施例11的例2的半导体器件的制造方法的平面图和沿着该平面图的B-B，C-C线的剖面图；图113A、113B、113C是实施例11的例2的半导体器件的制造方法的平面图和沿着该平面图的B-B，C-C线的剖面图；图114A、114B、114C是实施例11的例2的半导体器件的制造方法的平面图和沿着该平面图的B-B，C-C线的剖面图；图115A、115B、115C是实施例11的例2的半导体器件的制造方法的平面图和沿着该平面图的B-B，C-C线的剖面图；图116A-116F是表示实施例12的半导体器件的制造方法的工序截面图；图117A-117G是表示实施例13的半导体器件的制造方法的工序截面图；图118A-118G是表示实施例14的半导体器件的制造方法的工序截面图；图119A-119H是表示实施例15的半导体器件的制造方法的工序截面图；图120A-120C是表示相关技术的半导体器件的制造方法的工序平面图和沿着该平面图的X-X’、Y-Y’线的工序截面图；图121A-121C是表示相关技术的半导体器件的制造方法的工序平面图和沿着该平面图的X-X’、Y-Y’线的工序截面图；图122A-122C是表示相关技术的半导体器件的制造方法的工序平面图和沿着该平面图的X-X’、Y-Y’线的工序截面图；图123A-123C是表示相关技术的半导体器件的制造方法的工序平面图和沿着该平面图的X-X’、Y-Y’线的工序截面图；图124A，124B是相关技术的半导体器件的制造方法的减薄前和减薄后的图案；图125是相关技术的半导体器件的制造方法的存储器单元部的减薄前和减薄后的栅图案。
实施发明的具体方式参考
各实施例。注意，在附图中相同或相似的标号用于相同或相似的部件和元件，并且对相同或相似部件和元件的说明从略或简化。
下面参考
实施例。
实施例1说明实施例1的半导体器件的制造方法。
该实施例是适用于混装逻辑电路和存储器的系统LSI的例子。图1A-1C到图9A-9B是通过抗蚀剂时减薄法进行的逻辑电路部的MOS晶体管的各工序中的工序平面图和沿着该平面图的X-X’、Y-Y’线的工序截面图。
即如图1A-1C所示，具有元件区域1a和元件隔离区域1b的硅衬底1上通过热氧化法等形成膜厚1～3nm的栅绝缘膜2后，通过低压CVD法等形成膜厚150～200nm的多晶硅膜3，作为被加工材料膜(被加工膜)，例如栅极材料膜。接着，在上述多晶硅膜3上通过溅射法等形成膜厚50到100nm的掩模材料膜，如作为硬掩模材料膜(第一材料)的例如SiON膜4。作为该硬掩模材料膜4，除SiON外还可单独或组合使用SiO2、Si3N4、成为底层的光学防反射膜的Al2O3、SiC、碳膜。
接着在上述SiON膜4上旋转涂布光刻胶并且进行干燥后，通过第一平版印刷(曝光)工序(第一曝光工序)在上述元件区域1a和上述元件隔离区域1b的上述SiON膜4上形成平版印刷分辨极限尺寸的抗蚀剂图案(第一抗蚀剂图案)，如栅抗蚀剂图案5(栅抗蚀剂图案形成工序)。此时，在抗蚀剂涂布之前可涂布涂布型防反射膜。
这里，上述元件区域1a的栅抗蚀剂图案部叫作栅极图案部5a、上述元件隔离区域1b的栅抗蚀剂图案部叫做布线图案部5b。
接着，如图2A-2C所示，将上述栅抗蚀剂图案5用作掩模，通过RIE法等蚀刻加工上述SiON膜4形成具有栅极图案部6a和布线图案部6b的硬掩模图案6(硬掩模加工工序)。形成上述涂布型防反射膜时，该硬掩模加工工序之前添加上述防反射膜加工工序。该硬掩模加工工序中作为蚀刻气体使用CHF3等的碳氟化合物系气体。
接着，如图3A-3C所示，通过O2抛光法等剥离上述栅抗蚀剂图案5(抗蚀剂剥离工序)。该工序中，抗蚀剂剥离可使用单独使用过氧化氢和硫酸的混合液或使用组合的剥离液的湿蚀刻法。
接着，如图4A-4C所示，包含上述硬掩模图案6的上述硅衬底1上旋转涂布光刻胶并且干燥后，通过第二平版印刷(曝光)工序，形成作为具有规定图案的耐蚀刻材料的第二抗蚀剂图案7(减薄图案曝光工序)。
该工序中，上述第二抗蚀剂图案7形成使通过减薄细化的部分(例如逻辑电路部的栅极图案部等)有开口7a并且覆盖不实施减薄的部分(例如形成细小空间图案部的元件隔离区域1b上的布线图案部、比较高密集的存储器单元图案部等)的图案。之后上述开口7a通过包括与元件区域1a的配合偏差裕量比元件区域1a的面积大，例如形成为大几十nm左右。
该工序中，作为光刻胶，是与上述元件分离区域1b形成中使用的光刻胶的色调(tone)相反的抗蚀剂，例如在元件分离区域1b形成中使用的正型抗蚀剂的情况下，使用负型抗蚀剂，相反在负型抗蚀剂的情况下，使用正型抗蚀剂时，可利用元件分离区域1b的形成工序中使用的元件分离区域形成的曝光掩模，比较经济，从而比较好。
该第二平版印刷工序为台阶图案(硬掩模图案)上抗蚀剂的形成，因此可使用平坦化材料的多层抗蚀剂处理。
接着，如图5A-5C所示，将上述第二抗蚀剂图案7作为掩模通过CDE(化学干蚀刻)法、RIE法等干蚀刻法或湿蚀刻法对上述第二抗蚀剂图案7的开口7a内露出的上述栅极图案6a实施蚀刻，如图中的虚线所示，仅选择性地减薄上述开口7a内的上述栅极图案部6a形成平版印刷的分辨极限以下的图案尺寸(硬掩模电极加工工序)。
该工序中，作为上述栅极图案部6a的蚀刻进行干蚀刻时，作为蚀刻气体使用例如CHF3等的碳氟化合物系气体。进行湿蚀刻加工时，使用热磷酸。
接着如图6A-6C所示，通过O2抛光法等剥离上述第二抗蚀剂图案7(抗蚀剂剥离工序)。该工序中，抗蚀剂剥离可使用单独使用过氧化氢和硫酸的混合液或使用组合的剥离液的湿蚀刻法。
接着如图7A-7C所示，将上述硬掩模图案6用作掩模通过RIE法等干蚀刻蚀刻加工上述多晶硅膜3得到具有栅极图案部8a和布线图案部8b的栅图案8(栅电极加工工序)。接着蚀刻上述栅绝缘膜2。该工序中，作为上述多晶硅膜3的蚀刻气体使用Cl2、HBr等卤素气体。
接着如图8A-8C所示，通过湿蚀刻法等蚀刻去除上述硬掩模图案6(硬掩模剥离工序)。该工序中，作为蚀刻液使用热磷酸。
由此，如图9A-9B所示，要求细小线尺寸的位置(逻辑电路部的晶体管的栅极图案部)，例如栅极图案部8a通过减薄形成平版印刷分辨极限尺寸以下的细小图案，要求细小空间的位置(元件分离的栅图案间的空间和存储器单元部)，例如布线图案部8b不因减薄加宽，形成平版印刷的分辨极限的细小空间。
上述工序后，虽未示出，但将上述栅极图案部8a作为掩模向上述硅衬底1的表面注入杂质，形成晶体管的源漏扩散层(图8B的虚线所示)后，通过公知的层间绝缘膜形成工序、布线工序等完成MOS晶体管。
根据该实施例，仅要求细小线尺寸的位置(逻辑电路部的晶体管的栅极图案部)进行选择蚀刻，可形成减薄的细小栅极图案8a(线图案)和未实施减薄的细小布线图案8b(空间图案)，可同时实现晶体管的动作速度等的性能提高和芯片的缩小。
接着对照实际设计规则的各项，比较验证本实施例的方法和相关技术的方法。
图10是表示实际栅(GC)层/元件区域(AA)层的图案布局和设计规则的项目。图10表示相关技术方法和本实施例的转录后的图案平面形状。
图中，标号A0是晶体管的栅长、该栅长的设计规则在本实施例中也设定与相关技术的方法相同的规则，通过减薄的栅长的细小化实现高性能的晶体管。A1是元件分离区域上的布线图案宽度，对于此处，与本实施例相比，相关技术的方法中实施了减薄，因此为细小图案。但是，对与A1相关的部位的芯片尺寸产生的影响由栅接触边缘决定的情况居多，该栅接触边缘由栅接触配合裕量决定，从而某程度的栅接触边缘需要与A1独立开来。即，A1的设计值变得细小对芯片尺寸产生的影响也小。
栅间的空间B0A和横过元件分离区域的栅间的空间B0B的规则在本实施例中也与相关技术的方法中一样是相同的值。栅布线图案的空间B1在本实施例中可减小到平版印刷的分辨极限尺寸，对芯片尺寸减小的影响大。C叫作晶体管的端盖，此处为防止因与线缩短的配合偏差栅端跨在AA上，需要确保一定程度的区域(面积)。即，相关技术的方法中，包括元件分离区域上的减薄在减薄前虚线区域中需要构图，该区域比本实施例的构图区域大。因此，相关技术的方法中，平版印刷阶段的元件分离区域上的空间(图中的缝隙Gap)避免了抗蚀剂形成时的缩短，需要设定成一定程度地大，对于芯片缩小不利。这种情况对于栅布线图案和AA的间隔E同样(因为E规则用GC-AA配合裕量决定)。栅与AA的距离D的规则在相关技术的方法中和本实施例中为相同值。栅的最小岛区域F在相关技术的方法中可形成细小图案，但岛图案减小也不能缩小空间，对芯片尺寸缩小不产生影响。
如上那样，A0、B0A、B0B、D、F的规则在相关技术的方法和本实施例中没有差别，对于A1、B1、C、E本实施例比以往方法在缩小芯片面积方面有利，总体上本实施例有利于缩小芯片面积。
根据本实施例，对元件区域上的图案实施减薄，对元件分离区域上的图案不实施减薄，因此上述第二曝光工序转录的上述第二抗蚀剂图案7为上述元件区域1a的反转图案。此时，估计上述元件区域1a和上述第二抗蚀剂图案7的配合偏差裕量，上述第二曝光工序转录的第二抗蚀剂图案7的开口7a比上述元件区域1a的面积形成得大。而且，此时上述第二曝光工序中，使用元件分离区域形成中使用的抗蚀剂和情况相反(正型或负型)的情况的抗蚀剂时，上述第二曝光工序使用的掩模可使用与元件分离区域形成中使用的掩模相同的掩模，比较经济。
本实施例中，存储器单元部不实施减薄，由第二抗蚀剂图案掩盖，维持第一曝光工序的平版印刷的分辨极限尺寸。因此，装载比较大规模的存储器单元的系统LSI中如相关技术一样不增加芯片面积。
根据本实施例的半导体器件，栅长通过减薄可缩小至平版印刷分辨极限以下的尺寸，从而实现晶体管的动作速度的高性能化。
实施例2接着使用图11A-11C到图15说明第二实施例的半导体器件的制造方法。本实施例与第一实施例一样，是适用于混装逻辑电路和存储器的系统LSI的例子，但本实施例中，栅极加工后不剥离硬掩模而原样保留，将该硬掩模用于和源漏扩散层的单元通道线接触。
图11A-11B是表示抗蚀剂减薄法的栅极加工工序的工序平面图和沿着该平面图的X-X’线的工序截面图，图12到图15是到单元通道线接触形成之前的各制造工序的工序截面图。即，本实施例中，首先与上述第一实施例一样，依次经过栅抗蚀剂图案形成工序、硬掩模加工工序、抗蚀剂剥离工序、反转平版印刷工序、硬掩模减薄工序、栅电极加工工序和抗蚀剂剥离工序，在图11A-11B所示的硅衬底1的元件区域1a上得到通过减薄具有形成为平版印刷分辨极限尺寸以下的细小栅极图案部(线图案)8a并且在元件分离区域1b上具有未实施减薄的细小布线图案部(空间图案部)8b的栅图案8(栅极加工工序)。
接着如图12所示，上述硅衬底1上通过CVD法等层叠膜厚25-100nm的最终成为栅侧壁膜的例如Si3N4膜后，通过RIE法等蚀刻在上述硬掩模图案6a和上述栅极图案8a侧壁上形成栅侧壁膜20(侧壁绝缘膜形成工序)。该工序中，作为蚀刻气体使用Cl2、HBr等卤素气体。
接着，如图13所示，在包含上述栅极图案8a的上述硅衬底1上通过CVD法等层叠膜厚0.5～2.0微米的氧化膜等的层间绝缘膜21(层间绝缘膜形成工序)后，通过CMP(化学机械抛光)法平坦化上述层间绝缘膜21的上面(层间绝缘膜平坦化工序)。接着，在上述层间绝缘膜21上形成接触用的抗蚀剂图案22(接触抗蚀剂形成工序)。
接着，如图14所示，将上述抗蚀剂图案22用作掩模通过RIE法等蚀刻去除上述层间绝缘膜21形成到达上述硅衬底1的表面的源漏扩散层23的接触孔24(层间绝缘膜蚀刻工序)。该工序中，作为蚀刻气体使用CxFx等碳氟化合物气体，通过层间绝缘膜21的栅侧壁膜20的蚀刻选择比形成接触孔24。
接着，如图15所示，通过氧抛光法等剥离上述抗蚀剂图案(抗蚀剂剥离工序)后，通过CVD法等层叠多晶硅等的电极材料来埋置上述接触孔24，去除例如不要部分的电极材料在上述接触孔24内形成埋置接触25(接触形成工序)。
根据本实施例，与第一实施例同样，可形成通过减薄的细小线图案和未进行减薄的细小空间图案。栅极图案形成在平版印刷的分辨极限尺寸以下，从而晶体管的动作速度等性能提高实现了。而且，除同时实现晶体管性能提高和芯片的缩小的效果外，还得到如下效果。
即将上述硬掩模图案6a残留在上述栅极图案8a上，通过上述层间绝缘膜(SiO2)21和上述硬掩模图案6a的蚀刻选择比形成接触孔24，保护上述栅极图案部8a并且自整合地形成上述接触孔24，从而简化制造工序。
实施例3
接着参考图16A-16C到图21A-21C说明第三实施例的半导体器件的制造方法。本实施例也与第一实施例一样，是适用于混装逻辑电路和存储器的系统LSI的例子，但本实施例中，特征是替代硬掩模使用多层抗蚀剂处理。
图16A-16C到图21A-21C是表示该制造工序的工序平面图和沿着该平面图的X-X’、Y-Y’线的工序截面图。即，本实施例中，首先如图16A-16C所示，在具有元件区域31a和元件分离区域31b的硅衬底31的表面上依次层叠栅绝缘膜32、被加工膜，例如作为栅极材料膜的多晶硅膜33后，在上述多晶硅膜33上形成多层抗蚀剂膜34。
并且，上述多层抗蚀剂膜34由在上述多晶硅膜33上形成的碳或酚醛清漆系抗蚀剂膜等的有机膜构成的下层膜341、在上述下层膜341上形成的SOG(在玻璃上旋涂，spin on glass)，SiO2等的中间膜342、在上述中间膜342上形成的光刻胶膜343构成，上述下层膜341和上述中间膜342具有作为光学防反射膜的功能。上述下层膜341或上述中间膜342具有作为被加工膜的蚀刻加工用的掩模材料的功能。上述下层膜341和上述中间膜342以及上述光刻胶膜343通过例如旋转涂布并干燥形成，上述下层膜341形成膜厚0.5微米左右，上述中间膜342形成膜厚10nm左右，上述光刻胶膜343形成膜厚0.2微米左右。
接着，通过第一平版印刷(曝光)工序将上述光刻胶膜343构图，在上述元件区域31a和上述元件分离区域31b上形成平版印刷的分辨极限尺寸的栅抗蚀剂膜图案35(栅抗蚀剂时图案形成工序)。这里，上述元件区域31a上的栅抗蚀剂图案部叫做栅极图案部35a、上述元件分离区域31b上的栅抗蚀剂图案部叫做布线图案部35b。
接着，如图17A-17C所示，将上述栅抗蚀剂图案35用作掩模通过CDE法等依次干蚀刻上述防反射膜，即上述中间膜342和上述下层膜341，形成中间膜图案36和下层膜图案37(防反射膜加工工序)。该工序中，作为上述中间膜342的蚀刻气体使用CHF3/O2等的碳氟化合物系的气体，作为上述下层膜341的蚀刻气体在例如酚醛清漆系抗蚀剂时的情况下，使用N2/O2混合气体。上述中间膜图案36和上述栅下层膜图案37都具有栅极图案部36a，37a和布线图案部36b，37b。上述下层膜图案37构图时，上述光刻胶膜图案35和上述中间膜图案36膜减少最终消失。因此，上述下层膜图案37有用作后述的多晶硅膜蚀刻加工时的掩模图案的功能。
接着，如图18A-18C所示，与上述第一实施例同样，在包含上述下层膜图案37的上述硅衬底31上旋转涂布光刻胶并且干燥后，通过第二平版印刷(曝光)工序，形成作为使上述下层膜图案37的上述栅极图案部37a从开口38a露出并具有覆盖上述布线图案部37b的规定图案的耐蚀刻材料的第二抗蚀剂图案38(减薄图案曝光工序)。
该工序中，上述第二抗蚀剂图案38在后述的上述下层膜图案37的蚀刻的减薄工序中使用具有耐蚀刻性的选择比。估计上述开口38a与元件区域的配合偏差裕量比元件区域面积大，例如大几十纳米左右来形成。作为光刻胶，与上述元件分离区域形成中使用的光刻胶相反的情况(tone)的抗蚀剂，在例如元件分离区域形成中使用的正型抗蚀剂的情况下，使用负型抗蚀剂，相反在负型抗蚀剂的情况下，使用正型抗蚀剂时，可利用元件分离区域的形成工序中使用的元件分离区域形成的曝光掩模，比较经济，从而比较好。
该第二平版印刷工序为台阶图案(硬掩模图案)上抗蚀剂的形成，因此可使用平坦化材料(平坦化膜)的多层抗蚀剂处理。
接着，如图19A-19C所示，将上述第二抗蚀剂图案38作为掩模通过CDE法等对上述第二抗蚀剂图案38的开口38a内露出的上述下层膜图案37的栅极图案部37a实施各向同性蚀刻，如图19A，19B中的虚线所示，仅选择地减薄上述开口38a内的上述栅极图案部37a形成平版印刷的分辨极限以下的图案尺寸(下层膜减薄加工工序)。该工序中，作为上述下层膜图案部37a的蚀刻气体使用例如N2/O2的混合气体。
接着如图20A-20C所示，将上述下层膜图案37用作掩模通过RIE法等干蚀刻蚀刻加工上述多晶硅膜33得到具有栅极图案部39a和布线图案部39b的栅图案39(栅电极加工工序)。接着蚀刻上述栅绝缘膜32。该工序中，作为上述多晶硅膜33的蚀刻气体使用Cl2、HBr等卤素气体。
接着如图21A-21C所示，通过O2抛光法等剥离上述下层膜图案37(下层膜剥离工序)。
由此，要求细小线尺寸的位置(逻辑电路部的晶体管的栅极图案部)，例如栅极图案部39a通过减薄形成平版印刷分辨极限尺寸以下的细小图案，要求细小空间的位置(元件分离的栅图案间的空间和存储器单元部)，例如布线图案部39b不减薄，形成具有平版印刷的分辨极限尺寸的细小空间。
上述工序后，虽未示出，但将上述栅极图案部39a作为掩模向上述硅衬底31的表面注入杂质，形成晶体管的源漏扩散层(图21B的虚线所示)后，通过公知的层间绝缘膜形成工序、布线工序等完成MOS晶体管。
根据该实施例，除上述实施例的效果外，成为第一抗蚀剂时图案35的光刻胶膜34可以为构图膜厚10nm左右的薄的中间膜342所需的膜厚，可比例如相关技术的情况下的0.4微米、在第一实施例的情况下的0.3微米薄，因此通过分辨率提高，提高图案的加工精度。从而进一步提高晶体管的性能实施例4接着参考图22A-22C到图27A-27C说明第四实施例的半导体器件的制造方法。图中，对于与上述第三实施例相同功能和结构的构成要素附以相同标号，其说明从略。
本实施例与上述第三实施例不同之处是在减薄工序中，上述第三实施例对下层膜图案进行减薄，而本实施例中对中间膜图案进行减薄。
即，首先如图22A-22C所示，在具有元件区域31a和元件分离区域31b的硅衬底31的表面上依次层叠栅绝缘膜32、多晶硅膜33，之后层叠作为多层抗蚀剂膜34的下层膜341、中间膜342和光刻胶膜343，接着通过第一平版印刷(曝光)工序对上述光刻胶膜343构图，形成平版印刷的分辨极限尺寸的在上述元件区域31a上有栅极图案部35a、在上述元件分离区域31b上有布线图案部35b的栅抗蚀剂时图案35(栅抗蚀剂时图案形成工序)。
接着，如图23A-23C所示，将上述栅抗蚀剂图案35用作掩模通过RIE法等干蚀刻上述中间膜342，形成上述元件区域31a上有栅极图案部36a、在元件分离区域31b上有布线图案部36b的中间膜图案36(防反射膜加工工序)。该工序中，作为上述中间膜342的蚀刻气体使用CHF3/O2等的碳氟化合物系的气体。
接着通过O2抛光剥离上述中间膜图案36上的上述光刻胶图案35(抗蚀剂膜剥离工序)后，如图24A-24C所示，与上述第三实施例同样，通过第二平版印刷(曝光)工序，形成作为使上述中间膜图案36的上述栅极图案部36a从开口内露出并具有覆盖上述布线图案部36b的规定图案的耐蚀刻材料的第二抗蚀剂图案38(减薄图案曝光工序)。这里，上述第二抗蚀剂图案38在后述的上述中间膜图案36的蚀刻的减薄工序中使用具有耐蚀刻性的选择比。
估计上述开口38a与元件区域的配合偏差裕量比元件区域面积大，例如大几十纳米左右来形成。作为光刻胶，与上述元件分离区域形成中使用的光刻胶相反的情况(tone)的抗蚀剂，在例如元件分离区域形成中使用的正型抗蚀剂的情况下，使用负型抗蚀剂，相反在负型抗蚀剂的情况下，使用正型抗蚀剂时，可利用元件分离区域的形成工序中使用的元件分离区域形成的曝光掩模，比较经济，从而比较好。
该第二平版印刷工序为台阶图案(硬掩模图案)上抗蚀剂的形成，因此可使用平坦化材料的多层抗蚀剂处理。
接着，如图25A-25C所示，将上述第二抗蚀剂图案38作为掩模通过CDE法等对上述第二抗蚀剂图案38的开口38a内露出的上述中间膜图案36a实施各向同性蚀刻，如图25A，25B中的虚线所示，仅选择地减薄上述开口38a内的上述中间膜图案部36a形成平版印刷的分辨极限以下的图案尺寸(中间膜减薄加工工序)。该工序中，作为上述中间膜图案部36a的蚀刻气体使用例如CHF3/O2的混合气体等的碳氟化合物系气体。
接着如图26A-26C所示，将上述中间膜图案36用作掩模通过RIE法等干蚀刻蚀刻加工上述下层膜341并且蚀刻加工上述多晶硅膜33，得到具有栅极图案部39a和布线图案部39b的栅图案39(栅电极加工工序)。接着蚀刻上述栅绝缘膜32。作为上述中间膜的蚀刻气体使用N2/O2混合气体，作为上述多晶硅膜33的蚀刻气体使用Cl2、HBr等卤素气体。上述中间膜图案36在上述多晶硅膜33的蚀刻时膜减少最终消失。
接着如图27A-27C所示，通过O2抛光法等剥离上述下层膜图案37(下层膜剥离工序)。由此，要求细小线尺寸的位置(逻辑电路部的晶体管的栅极图案部)，例如栅极图案部39a通过减薄形成平版印刷分辨极限尺寸以下的细小图案，要求细小空间的位置(元件分离的栅图案间的空间和存储器单元部)，例如布线图案部39b不减薄，形成具有平版印刷的分辨极限尺寸的细小空间。
上述工序后，虽未示出，但将上述栅极图案部39a作为掩模向上述硅衬底31的表面注入杂质，形成晶体管的源漏扩散层(图27B的虚线所示)后，通过公知的层间绝缘膜形成工序、布线工序等完成MOS晶体管。
根据该实施例4，与上述第三实施例同样，可减薄第一抗蚀剂，提高分辨率，从而提高图案的加工精度，提高晶体管的性能。
如上具体所述，根据实施例1-4，将形成为曝光的分辨极限尺寸的抗蚀剂图案转录到掩模材料膜或硬掩模材料膜而形成掩模图案或硬掩模图案后，通过抗蚀剂图案在开口内露出上述掩模图案或硬掩模图案的选择区域，例如栅极图案部，并且覆盖非选择区域，例如布线图案部，仅选择减薄上述露出的选择区域的图案，从而不增大芯片面积，可形成细小图案，例如实现晶体管的高性能化。
元件区域上的电路图案部，例如栅极图案形成为曝光的分辨极限以下的尺寸宽度，从而可提高晶体管的动作速度等的性能。
实施例5使用图28-图36下面说明收视率5的半导体器件的制造方法。图28-图36表示半导体器件的栅层图案形成的流动截面图和平面图。图28-72中，STI表示浅沟隔离。
本实施例5通过使用Levenson型相移掩模的第一曝光形成逻辑栅的栅图案，通过使用修整掩模的第二曝光形成成为DRAM单元部和布线部的元件分离部的图案。形成栅图案和布线图案的工序中，抗蚀剂和栅极之间形成成为硬掩模材料膜的绝缘膜。之后，减薄逻辑栅部的抗蚀剂图案。
首先，如图28所示，通过热氧化法等在硅衬底(处理衬底)40上形成元件分离部。由此，形成逻辑栅部(第一区域，如晶体管的栅区域)、DRAM单元部(第二区域，例如存储器单元部)和SiO2构成的元件分离部(第二区域)。
接着通过低压CVD法形成膜厚150～200nm的多晶硅膜，作为被加工材料膜的栅极材料膜41。
在多晶硅膜构成的栅极材料膜41上通过溅射法等形成作为硬掩模材料膜(第一材料)42的膜厚50～100nm的SiON膜。作为该硬掩模材料膜42除SiON外还可单独或组合使用SiO2、Si3N4、成为底层的光学防反射膜的Al2O3、SiC、碳膜等。
接着在硬掩模材料膜42上旋转涂布光刻胶并且进行干燥。
使用Levenson型相移掩模通过第一平版印刷(第一曝光)工序在逻辑栅部上形成抗蚀剂图案(第一抗蚀剂图案)。这按平版印刷分辨极限尺寸形成(栅抗蚀剂图案形成工序)。此时，在抗蚀剂涂布之前可涂布涂布型防反射膜。
接着，如图29所示，对逻辑栅部的抗蚀剂图案用干蚀刻等进行减薄，形成更细小的抗蚀剂图案(第二抗蚀剂图案)。作为该抗蚀剂图案的光刻胶，与DRAM单元部和元件分离部上形成的光刻胶相反的情况(tone)的光刻胶，在作为例如DRAM单元部和元件分离部上形成的光刻胶使用正型抗蚀剂的情况下，在逻辑栅部使用负型抗蚀剂，相反在作为DRAM单元部和元件分离部上形成的光刻胶使用负型抗蚀剂的情况下，在逻辑栅部使用正型抗蚀剂。由此，可利用DRAM单元部和元件分离部的光刻胶形成工序中使用的曝光掩模，比较经济，从而比较好。
接着如图30所示，将抗蚀剂图案用作掩模通过RIE法等干蚀刻加工逻辑栅部的硬掩模材料膜42，形成硬掩模图案(第一图案)(硬掩模材料膜的加工工序)。作为蚀刻气体使用CHF3等的碳氟化合物系气体。
接着，如图31所示，通过O2抛光法等剥离光刻胶43。由此露出硬掩模图案(第一图案)(抗蚀剂剥离工序)。光刻胶43的剥离工序中，抗蚀剂剥离可使用单独使用过氧化氢和硫酸的混合液或使用组合的剥离液的湿蚀刻法。
接着，如图32所示，使用修整掩模用光刻胶(抗蚀剂)44覆盖逻辑栅部的硬掩模图案，并且通过第二平版印刷(第二曝光)工序，在DRAM单元部和元件分离部上形成光刻胶的图案(第三抗蚀剂图案)44。
接着如图33所示，将逻辑栅部的抗蚀剂44作为掩模材料干蚀刻加工DRAM单元部和元件分离部的硬掩模材料膜42，形成硬掩模图案(硬掩模材料膜的加工工序)。作为该蚀刻气体使用CHF3等的碳氟化合物系气体。
之后如图34所示，通过抛光法等进行抗蚀剂44的剥离(抗蚀剂剥离工序)。抗蚀剂44的剥离工序中，可使用单独使用过氧化氢和硫酸的混合液或使用组合的剥离液的湿蚀刻法。
接着如图35所示，通过RIE法等将硬掩模材料膜42的图案作为掩模材料蚀刻栅极材料膜41。由此，形成具有栅极图案和布线图案的硬掩模图案(第二图案)。作为蚀刻气体使用例如CHF3等的碳氟化合物系气体。
接着如图36所示，通过湿蚀刻法等剥离作为硬掩模图案的硬掩模材料膜42(硬掩模剥离工序)。作为蚀刻液，可使用热磷酸。由此，形成半导体器件的栅极图案和布线图案。
以上说明所示，根据实施例5的半导体器件的制造方法，通过2次平版印刷工序(第一、第二曝光)可形成规定的电路图案，从而与相关技术的半导体器件的制造方法相比，可减少曝光工序数，降低制造成本。
与此相反，相关技术的半导体器件的制造方法中，即使用不插入硬掩模材料膜42的处理形成半导体器件的电路图案的情况下，使用Levenson型相移掩模的逻辑栅部有关的第一曝光、使用修整掩模的逻辑栅部和元件分离部有关的第二曝光和经过减薄处理后的DRAM单元部有关的第三曝光是必要的。
实施例5的半导体器件的制造方法中，作为硬掩模材料膜，使用SiON、Si3N4、SiO2、Al2O3、SiC、碳膜和它们的组合之一。
使用Levenson型相移掩模的第一曝光和使用修整掩模的第二曝光形成抗蚀剂图案时，可以是直接形成在硬掩模材料膜上的情况、在防反射膜上形成的情况、或通过多层抗蚀剂掩模处理形成的情况之一。
作为修整掩模，是铬掩模或网板掩模，使用网板掩模在半导体器件的DRAM单元部中可得到更高分辨率的电路图案。
实施例6下面参考图37～图45说明实施例6的半导体器件的制造方法。图37～图45表示半导体器件的栅层图案形成的流程截面图和平面图。
本实施例6中，通过使用Levenson型相移掩模的第一曝光形成逻辑栅部的栅图案，通过使用修整掩模的第二曝光形成成为DRAM单元部和布线部的元件分离部的图案。形成栅图案和布线图案的工序中，抗蚀剂和栅极之间形成成为硬掩模材料膜的绝缘膜。之后，减薄逻辑栅部的硬掩模材料的图案。
首先，如图37所示，通过热氧化法等在硅衬底(处理衬底)40上形成元件分离部。由此，形成逻辑栅部(第一区域，如晶体管的栅区域)、DRAM单元部(第二区域，例如存储器单元部)和SiO2构成的元件分离部(第二区域)。
接着通过低压CVD法形成膜厚150～200nm的多晶硅膜，作为被加工材料膜的栅极材料膜41。
接着在多晶硅膜构成的栅极材料膜41上通过溅射法等形成作为硬掩模材料膜(第一材料)42的膜厚50～100nm的SiON膜。作为该硬掩模材料膜42除SiON外还可单独或组合使用SiO2、Si3N4、成为底层的光学防反射膜的Al2O3、SiC、碳膜等。
接着在硬掩模材料膜42上旋转涂布光刻胶(抗蚀剂)并且进行干燥。
使用Levenson型相移掩模通过第一平版印刷(第一曝光)工序在逻辑栅部上形成抗蚀剂图案(第一抗蚀剂图案)。这按平版印刷分辨极限尺寸形成(栅抗蚀剂图案形成工序)。此时，在抗蚀剂涂布之前可涂布涂布型防反射膜。
接着，如图38所示，将抗蚀剂图案作为掩模，通过RIE法等对逻辑栅部的硬掩模材料膜42实施干蚀刻加工，形成硬掩模图案(第一图案)(硬掩模材料膜加工工序)。作为蚀刻气体使用CHF3等的碳氟化合物系气体。
接着，如图39所示，通过O2抛光法等剥离光刻胶43。由此露出硬掩模图案(第一图案)(抗蚀剂剥离工序)。光刻胶43的剥离工序中，可使用单独使用过氧化氢和硫酸的混合液或使用组合的剥离液的湿蚀刻法。
接着，如图40所示，用干蚀刻等对逻辑栅部的硬掩模材料膜的图案进行减薄，形成更细小的硬掩模材料膜的图案(第二图案)。
接着如图41所示，使用修整掩模用抗蚀剂44覆盖逻辑栅部的硬掩模图案，并且通过第二平版印刷(第二曝光)工序，在DRAM单元部和元件分离部上形成抗蚀剂图案(第二抗蚀剂图案)44。
接着如图42所示，将逻辑栅部的抗蚀剂44作为掩模材料干蚀刻加工DRAM单元部和元件分离部的硬掩模材料膜42，形成硬掩模图案(硬掩模材料膜的加工工序)。作为该蚀刻气体使用CHF3等的碳氟化合物系气体。
之后如图43所示，通过抛光法等进行光刻胶44的剥离(抗蚀剂剥离工序)。光刻胶44的剥离工序中，可使用单独使用过氧化氢和硫酸的混合液或使用组合的剥离液的湿蚀刻法。
接着如图44所示，通过RIE法等将硬掩模材料膜42的图案(第三图案)作为掩模材料蚀刻栅极材料膜41。由此，形成具有栅极图案和布线图案的硬掩模图案。作为蚀刻气体使用例如CHF3等的碳氟化合物系气体。
接着如图45所示，通过湿蚀刻法等剥离作为硬掩模图案的硬掩模材料膜42(硬掩模剥离工序)。作为蚀刻液，可使用热磷酸。由此，形成半导体器件的栅极图案和布线图案。
以上说明所示，根据实施例6的半导体器件的制造方法，通过2次平版印刷工序(第一、第二曝光)可形成规定的电路图案，从而与相关技术的半导体器件的制造方法相比，可减少曝光工序数，降低制造成本。
与此相反，相关技术的半导体器件的制造方法中，即使用不插入硬掩模材料膜42的处理形成半导体器件的电路图案的情况下，使用Levenson型相移掩模的逻辑栅部有关的第一曝光和使用修整掩模的逻辑栅部和元件分离部有关的第二曝光和经过减薄处理后的DRAM单元部有关的第三曝光是必要的。
实施例6的半导体器件的制造方法中，作为硬掩模材料膜，使用SiON、Si3N4、SiO2、Al2O3、SiC、碳膜和它们的组合中的一个。
使用Levenson型相移掩模的第一曝光和使用修整掩模的第二曝光形成抗蚀剂图案时，可以是直接形成在硬掩模材料膜上的情况、在防反射膜上形成的情况、或通过多层抗蚀剂掩模处理形成的情况之一。
作为修整掩模，是铬掩模或网板掩模，使用网板掩模在半导体器件的DRAM单元部中可得到更高分辨率的电路图案。
实施例7下面参考图46～图53说明实施例7的半导体器件的制造方法。图46～图53表示半导体器件的栅层图案形成的流程截面图和平面图。
本实施例7中，通过使用Levenson型相移掩模的第一曝光形成逻辑栅部的栅图案，通过使用修整掩模的第二曝光形成成为DRAM单元部和布线部的元件分离部的图案。形成栅图案和布线图案的工序中，抗蚀剂和栅极之间形成成为硬掩模材料膜的绝缘膜。与实施例5，6，8，9的情况不同，实施例7中，可对抗蚀剂图案和硬掩模材料膜的图案之一不进行减薄。
首先，如图46所示，通过热氧化法等在硅衬底(处理衬底)40上形成元件分离部。由此，形成逻辑栅部(第一区域，如晶体管的栅区域)、DRAM单元部(第二区域，例如存储器单元部)和SiO2构成的元件分离部(第二区域)。
接着通过低压CVD法形成膜厚150～200nm的多晶硅膜，作为被加工材料膜的栅极材料膜41。
接着在多晶硅膜构成的栅极材料膜41上通过溅射法等形成作为硬掩模材料膜(第一材料)42的膜厚50～100nm的SiON膜。作为该硬掩模材料膜42除SiON外还可单独或组合使用SiO2、Si3N4、成为底层的光学防反射膜的Al2O3、SiC、碳膜等。
接着在硬掩模材料膜42上旋转涂布光刻胶并且进行干燥。
使用Levenson型相移掩模通过第一平版印刷(第一曝光)工序在逻辑栅部上形成抗蚀剂图案(第一抗蚀剂图案)。这按平版印刷分辨极限尺寸形成(栅抗蚀剂图案形成工序)。此时，在抗蚀剂涂布之前可涂布涂布型防反射膜。
接着，如图47所示，将抗蚀剂图案作为掩模，通过RIE法等对逻辑栅部的硬掩模材料膜42实施干蚀刻加工，形成硬掩模图案(第一图案)(硬掩模材料膜加工工序)。作为蚀刻气体使用CHF3等的碳氟化合物系气体。
接着，如图48所示，通过O2抛光法等剥离光刻胶43。由此露出硬掩模图案(第一图案)(抗蚀剂剥离工序)。光刻胶43的剥离工序中，可使用单独使用过氧化氢和硫酸的混合液或使用组合的剥离液的湿蚀刻法。
接着，如图49所示，使用修整掩模用抗蚀剂44覆盖逻辑栅部的硬掩模图案，并且通过第二平版印刷(第二曝光)工序，在DRAM单元部和元件分离部上形成抗蚀剂图案(第二抗蚀剂图案)44。
接着如图50所示，将逻辑栅部的抗蚀剂44作为掩模材料干蚀刻加工DRAM单元部和元件分离部的硬掩模材料膜42，形成硬掩模图案(第二图案)(硬掩模材料膜的加工工序)。作为该蚀刻气体使用CHF3等的碳氟化合物系气体。
之后如图51所示，通过抛光法等进行光刻胶44的剥离(抗蚀剂剥离工序)。光刻胶44的剥离工序中，可使用单独使用过氧化氢和硫酸的混合液或使用组合的剥离液的湿蚀刻法。
接着如图52所示，通过RIE法等将硬掩模材料膜42的图案作为掩模材料蚀刻栅极材料膜41。由此，形成具有栅极图案和布线图案的硬掩模图案。作为蚀刻气体使用例如CHF3等的碳氟化合物系气体。
接着如图53所示，通过湿蚀刻法等剥离作为硬掩模图案的硬掩模材料膜42(硬掩模剥离工序)。作为蚀刻液，可使用热磷酸。由此，形成半导体器件的栅极图案和布线图案。
以上说明所示，根据实施例7的半导体器件的制造方法，通过2次平版印刷工序(第一、第二曝光)可形成规定的电路图案，从而与相关技术的半导体器件的制造方法相比，可减少曝光工序数，降低制造成本。
与此相反，相关技术的半导体器件的制造方法中，即使用不插入硬掩模材料膜42的处理形成半导体器件的电路图案的情况下，使用Levenson型相移掩模的逻辑栅部有关的第一曝光、使用修整掩模的逻辑栅部和元件分离部有关的第二曝光和经过减薄处理后的DRAM单元部有关的第三曝光是必要的。
实施例7的半导体器件的制造方法中，作为硬掩模材料膜，使用SiON、Si3N4、SiO2、Al2O3、SiC、碳膜和它们的组合中的一个。
使用Levenson型相移掩模的第一曝光和使用修整掩模的第二曝光形成抗蚀剂图案时，可以是直接形成在硬掩模材料膜上的情况、在防反射膜上形成的情况、或通过多层抗蚀剂掩模处理形成的情况之一。
作为修整掩模，是铬掩模或网板掩模，使用网板掩模在半导体器件的DRAM单元部中可得到更高分辨率的电路图案。
实施例8下面参考图54～图63说明实施例8的半导体器件的制造方法。图54～图63表示半导体器件的栅层图案形成的流程截面图和平面图。
本实施例8中，通过使用Levenson型相移掩模的第一曝光形成逻辑栅部的栅图案，通过使用修整掩模的第二曝光形成成为DRAM单元部和布线部的元件分离部的图案。形成栅图案和布线图案的工序中，抗蚀剂和栅极之间形成成为硬掩模材料膜的绝缘膜。与实施例5，6，7的情况不同，实施例8中，可对抗蚀剂图案和硬掩模材料膜的图案之一进行减薄。
首先，如图54所示，通过热氧化法等在硅衬底(处理衬底)40上形成元件分离部。由此，形成逻辑栅部(第一区域，如晶体管的栅区域)、DRAM单元部(第二区域，例如存储器单元部)和SiO2构成的元件分离部(第二区域)。
接着通过低压CVD法形成膜厚150～200nm的多晶硅膜，作为被加工材料膜的栅极材料膜41。
接着在多晶硅膜构成的栅极材料膜41上通过溅射法等形成作为硬掩模材料膜(第一材料)42的膜厚50～100nm的SiON膜。作为该硬掩模材料膜42除SiON外还可单独或组合使用SiO2、Si3N4、成为底层的光学防反射膜的Al2O3、SiC、碳膜等。
接着在硬掩模材料膜42上旋转涂布光刻胶并且进行干燥。
使用Levenson型相移掩模通过第一平版印刷(第一曝光)工序在逻辑栅部上形成抗蚀剂图案(第一抗蚀剂图案)。这按平版印刷分辨极限尺寸形成(栅抗蚀剂图案形成工序)。此时，在抗蚀剂涂布之前可涂布涂布型防反射膜。
接着，如图55所示，用干蚀刻对逻辑栅部的抗蚀剂图案进行减薄，形成更细小的抗蚀剂图案(第二抗蚀剂图案)。作为该抗蚀剂图案的光刻胶，是与DRAM单元部和元件分离部上形成的光刻胶的色调(tone)相反的光刻胶，例如在作为DRAM单元部和元件分离部上形成的光刻胶使用正型抗蚀剂的情况下，在逻辑栅部使用负型抗蚀剂，相反地，在作为DRAM单元部和元件分离部上形成的光刻胶使用负型抗蚀剂的情况下，在逻辑栅部使用正型抗蚀剂。由此，可利用DRAM单元部和元件分离部的光刻胶形成工序中使用的曝光掩模，比较经济，从而比较好。
接着，如图56所示，将抗蚀剂图案作为掩模，通过RIE法等对逻辑栅部的硬掩模材料膜42实施干蚀刻加工，形成硬掩模图案(第一图案)(硬掩模材料膜加工工序)。作为蚀刻气体使用CHF3等的碳氟化合物系气体。
接着，如图57所示，通过O2抛光法等剥离光刻胶43。由此露出硬掩模图案(第一图案)(抗蚀剂剥离工序)。光刻胶43的剥离工序中，可使用单独使用过氧化氢和硫酸的混合液或使用组合的剥离液的湿蚀刻法。
接着，如图58所示，用干蚀刻等对逻辑栅部的硬掩模材料膜42的图案进行减薄，形成更细小的硬掩模材料膜的图案(第二图案)。
接着，如图59所示，使用修整掩模用光刻胶44覆盖逻辑栅部的硬掩模图案，并且通过第二平版印刷(第二曝光)工序，在DRAM单元部和元件分离部上形成光刻胶图案(第三抗蚀剂图案)44。
接着如图60所示，将逻辑栅部的抗蚀剂44作为掩模材料干蚀刻加工DRAM单元部和元件分离部的硬掩模材料膜42，形成硬掩模图案(第三图案)(硬掩模材料膜的加工工序)。作为该蚀刻气体使用CHF3等的碳氟化合物系气体。
之后如图61所示，通过抛光法等进行光刻胶44的剥离。由此露出硬掩模图案(第三图案)(抗蚀剂剥离工序)。光刻胶44的剥离工序中，可使用单独使用过氧化氢和硫酸的混合液或使用组合的剥离液的湿蚀刻法。
接着如图62所示，通过RIE法等将硬掩模材料膜42的图案作为掩模材料蚀刻栅极材料膜41。由此，形成具有栅极图案和布线图案的硬掩模图案。作为蚀刻气体使用例如CHF3等的碳氟化合物系气体。
接着如图63所示，通过湿蚀刻法等剥离作为硬掩模图案的硬掩模材料膜42(硬掩模剥离工序)。作为蚀刻液，可使用热磷酸。由此，形成半导体器件的栅极图案和布线图案。
以上说明所示，根据实施例8的半导体器件的制造方法，通过2次平版印刷工序(第一、第二曝光)可形成规定的电路图案，从而与相关技术的半导体器件的制造方法相比，可减少曝光工序数，降低制造成本。
与此相反，相关技术的半导体器件的制造方法中，即使用不插入硬掩模材料膜42的处理形成半导体器件的电路图案的情况下，使用Levenson型相移掩模的逻辑栅部有关的第一曝光、使用修整掩模的逻辑栅部和元件分离部有关的第二曝光和经过减薄处理后的DRAM单元部有关的第三曝光是必要的。
实施例8的半导体器件的制造方法中，作为硬掩模材料膜，使用SiON、Si3N4、SiO2、Al2O3、SiC、碳膜和它们的组合中的一个。
使用Levenson型相移掩模的第一曝光和使用修整掩模的第二曝光形成抗蚀剂图案时，可以是直接形成在硬掩模材料膜上的情况、在防反射膜上形成的情况、或通过多层抗蚀剂掩模处理形成的情况之一。
作为修整掩模，是铬掩模或网板掩模，使用网板掩模在半导体器件的DRAM单元部中可得到更高分辨率的电路图案。
实施例9下面参考图64～图72说明实施例9的半导体器件的制造方法。图64～图72表示半导体器件的栅层图案形成的流程截面图和平面图。
本实施例9中，通过使用Levenson型相移掩模的第一曝光在逻辑栅部形成栅图案和伪图案，通过使用修整掩模的第二曝光去除伪图案并且形成成为DRAM单元部和布线部的元件分离部的图案。形成栅图案和布线图案的工序中，抗蚀剂和栅极之间形成成为硬掩模材料膜的绝缘膜。之后对包含逻辑栅部的伪图案的抗蚀剂图案进行减薄。
首先，如图64所示，通过热氧化法等在硅衬底(处理衬底)40上形成元件分离部。由此，形成逻辑栅部(第一区域，如晶体管的栅区域)、DRAM单元部(第二区域，例如存储器单元部)和SiO2构成的元件分离部(第二区域)。
接着通过低压CVD法形成膜厚150～200nm的多晶硅膜，作为被加工材料膜的栅极材料膜41。
接着在多晶硅膜构成的栅极材料膜41上通过溅射法等形成作为硬掩模材料膜(第一材料)42的膜厚50～100nm的SiON膜。作为该硬掩模材料膜42除SiON外还可单独或组合使用SiO2、Si3N4、成为底层的光学防反射膜的Al2O3、SiC、碳膜等。
接着在硬掩模材料膜42上旋转涂布光刻胶并且进行干燥。本实施例9的情况下，由于逻辑栅部的栅图案密度粗大，同时形成伪图案45。
接着使用Levenson型相移掩模通过第一平版印刷(第一曝光)工序在逻辑栅部上形成抗蚀剂图案。这按平版印刷分辨极限尺寸形成(栅抗蚀剂图案形成工序)。此时，在抗蚀剂涂布之前可涂布涂布型防反射膜。
接着，如图65所示，用干蚀刻对逻辑栅部的抗蚀剂图案43和伪图案45进行减薄，形成更细小的抗蚀剂图案。作为该逻辑栅部的伪图案和抗蚀剂图案的光刻胶，与DRAM单元部和元件分离部上形成的光刻胶相反的情况(tone)的光刻胶，在作为例如DRAM单元部和元件分离部上形成的光刻胶使用正型抗蚀剂的情况下，在逻辑栅部使用负型抗蚀剂，相反在作为DRAM单元部和元件分离部上形成的光刻胶使用负型抗蚀剂的情况下，在逻辑栅部使用正型抗蚀剂。由此，可利用DRAM单元部和元件分离部的光刻胶形成工序中使用的曝光掩模，比较经济，从而比较好。
接着，如图66所示，将逻辑栅部的抗蚀剂图案43和伪图案45作为掩模，通过RIE法等对逻辑栅部的硬掩模材料膜42实施干蚀刻加工，形成硬掩模图案(硬掩模材料膜加工工序)。作为蚀刻气体使用CHF3等的碳氟化合物系气体。
接着，如图67所示，通过O2抛光法等剥离抗蚀剂图案43和伪图案45。由此露出硬掩模图案(抗蚀剂剥离工序)。光刻胶43和伪图案45的剥离工序中，可使用单独使用过氧化氢和硫酸的混合液或使用组合的剥离液的湿蚀刻法。
接着，如图68所示，使用修整掩模用光刻胶覆盖逻辑栅部的硬掩模图案。由此形成逻辑栅部的抗蚀剂图案44。此时，与伪图案45对应的硬掩模图案上不覆盖光刻胶。之后通过第二平版印刷(第二曝光)工序，在DRAM单元部和元件分离部上形成光刻胶图案44。
接着如图69所示，将逻辑栅部的抗蚀剂44作为掩模材料干蚀刻加工DRAM单元部和元件分离部的硬掩模材料膜42，形成硬掩模图案(硬掩模材料膜的加工工序)。作为该蚀刻气体使用CHF3等的碳氟化合物系气体。
之后如图70所示，通过抛光法等进行抗蚀剂44的剥离(抗蚀剂剥离工序)。抗蚀剂44的剥离工序中，可使用单独使用过氧化氢和硫酸的混合液或使用组合的剥离液的湿蚀刻法。
接着如图71所示，通过RIE法等将硬掩模材料膜42的图案作为掩模材料蚀刻栅极材料膜41。由此，形成具有栅极图案和布线图案的硬掩模图案。作为蚀刻气体使用例如CHF3等的碳氟化合物系气体。
接着如图72所示，通过湿蚀刻法等剥离作为硬掩模图案的硬掩模材料膜42(硬掩模剥离工序)。作为蚀刻液，可使用热磷酸。由此，形成半导体器件的栅极图案和布线图案。
以上说明所示，根据实施例9的半导体器件的制造方法，通过2次平版印刷工序(第一、第二曝光)可形成规定的电路图案，从而与相关技术的半导体器件的制造方法相比，可减少曝光工序数，降低制造成本。如本实施例9那样，使用Levenson型相移掩模的曝光在逻辑栅部形成包含伪图案的密集度高的抗蚀剂图案的方法中，可实现提高曝光中聚焦裕量的扩大和像差的减少等的尺寸精度等。
另一方面，相关技术的半导体器件的制造方法中，即使用不插入硬掩模材料膜42的处理形成半导体器件的电路图案的情况下，使用Levenson型相移掩模的逻辑栅部有关的第一曝光、使用修整掩模的逻辑栅部和元件分离部有关的第二曝光和经过减薄处理后的DRAM单元部有关的第三曝光是必要的。
实施例9的半导体器件的制造方法中，作为硬掩模材料膜，使用SiON、Si3N4、SiO2、Al2O3、SiC、碳膜和它们的组合中的一个。
使用Levenson型相移掩模的第一曝光和使用修整掩模的第二曝光形成抗蚀剂图案时，可以是直接形成在硬掩模材料膜上的情况、在防反射膜上形成的情况、或通过多层抗蚀剂掩模处理形成的情况之一。
作为修整掩模，是铬掩模或网板掩模，使用网板掩模在半导体器件的DRAM单元部中可得到更高分辨率的电路图案。
如上所述，根据实施例5-9，使用在所述处理衬底(硅衬底)上形成的第一材料(掩模材料膜)、例如硬掩模材料膜，进行两次平版印刷工序(第一、第二曝光)，形成期望的电路图案，从而与相关技术的半导体器件的制造方法相比，可降低曝光工序数，消减制造成本。
如上述那样，根据上述实施例5-9的半导体器件的制造方法，可得到高性能芯片面积缩小的半导体器件。可得到曝光工序数减少低成本的半导体器件。通过制造方法，可得到动作速度等方面性能高的半导体器件。
实施例10下面说明实施例10的半导体器件的制造方法。
本实施例中，有关混合存储器电路区域和逻辑电路区域的集成电路的栅层图案的形成，存储器电路区域中不使用减薄处理形成狭窄的空间图案，逻辑电路区域中使用减薄处理形成狭窄线图案。
图73是表示实施例10的集成电路的简要部件的图。如图73所示，存储器区域51和逻辑电路区域52由元件分离区域53分开。存储器区域51中配置例如DRAM、SRAM、EEPROM(闪存储器)等存储器电路逻辑电路区域52中配置各种逻辑电路。
下面说明有关实施例10的具体实施例。
<例1>
图74～图80是表示实施例10的例1的栅层(栅极和栅布线)的制造工序的截面图。
首先，如图74所示，在具有存储器电路形成区域51、逻辑电路形成区域52和元件分离区域53(分离宽度为几个微米左右)的半导体衬底上形成作为栅材料膜61的例如多晶硅膜，另外，在栅材料膜61上形成抗蚀剂膜。接着，使用曝光掩模在该抗蚀剂膜上转录图案，对抗蚀剂膜显影，形成抗蚀剂图案62a和62b。抗蚀剂图案62a用于形成存储器区域51的栅图案，抗蚀剂图案62b用于覆盖(保护)逻辑电路区域52的至少配置栅图案的区域。
此时，即便图案曝光时产生配合偏差或曝光装置、下层衬底等的处理中有偏差使抗蚀剂图案的尺寸产生变动，为确实保护逻辑电路区域52，将抗蚀剂图案62b的端部设置在元件分离区域53上。考虑栅图案间的空间、栅图案周围的图案配置对本曝光工序中使用的曝光掩模产生的影响，为使栅图案在晶片上按希望尺寸形成，可实施邻近效应校正。
接着，如图75所示，将抗蚀剂图案62a和62b作为掩模蚀刻栅材料膜61形成栅材料膜图案61a(栅图案)和栅材料膜图案61b。如图76所示，剥离抗蚀剂图案62a和62b。
接着，如图77所示，在整个面上形成抗蚀剂膜后，使用曝光掩模在该抗蚀剂膜上转录图案，对抗蚀剂膜显影，形成抗蚀剂图案63a和63b。抗蚀剂图案63b用于形成逻辑电路区域52的栅图案，抗蚀剂图案63a用于覆盖(保护)存储器区域51的至少配置栅图案的区域。
此时，即便图案曝光时产生配合偏差或曝光装置、下层衬底等的处理中有偏差使抗蚀剂图案的尺寸产生变动，为确实保护存储器区域52，将抗蚀剂图案63a的端部设置在元件分离区域53上。为了元件分离区域53上不残留不要的栅材料膜，抗蚀剂图案63a的端部从栅材料膜图案61b的端部离开。换言之，使用抗蚀剂图案63a的端部和图74的工序中形成的抗蚀剂图案62b的端部考虑处理偏差带来的尺寸变动设计成不重叠的曝光掩模。
本曝光工序中使用的曝光掩模也如图74的工序所述那样实施邻近效应校正。本曝光工序中使用的抗蚀剂膜可使用多层膜，该多层膜层叠了转录曝光图案的上层抗蚀剂和平坦化底层图案的台阶引起的凹凸的同时具有耐蚀刻性和光学防反射功能的下层抗蚀剂。
接着如图78所示，蚀刻抗蚀剂图案63a和63b，形成抗蚀剂图案63c和63d。通过该蚀刻，细化逻辑电路区域52的抗蚀剂图案(减薄)。
接着，如图79所示，将抗蚀剂图案63c和63d作为掩模蚀刻栅材料膜形成栅材料膜图案61d(栅图案)。如图80所示，剥离抗蚀剂图案63c和63d。
如上所述，根据本实施例，逻辑电路区域中，通过减薄处理使栅图案比平版印刷极限细小的同时，在存储器区域中，栅图案不受到减薄处理的影响，因此可得到狭窄空间图案。
<例2>
图81～图87是表示实施例10的例2的栅层(栅极和栅布线)的制造工序的截面图。
上述的实施例10的例1中，先形成存储器区域的栅图案，之后形成逻辑电路区域的栅图案，但例2中，先形成逻辑电路区域的栅图案，之后形成存储器区域的栅图案。
首先，如图81所示，与例1的情况一样，在处理衬底上形成作为栅材料膜71的多晶硅膜，另外，在栅材料膜71上形成抗蚀剂膜。接着，使用曝光掩模在该抗蚀剂膜上转录图案，对抗蚀剂膜显影，形成抗蚀剂图案72a和72b。抗蚀剂图案72b用于形成逻辑电路区域52的栅图案，抗蚀剂图案72a用于覆盖(保护)配置存储器区域51的至少栅图案的区域。
此时，即便图案曝光时产生配合偏差或曝光装置、下层衬底等的处理中有偏差使抗蚀剂图案的尺寸产生变动，为确实保护存储器区域51，将抗蚀剂图案72a的端部设置在元件分离区域53上。与实施例10的例1所述同样对本曝光工序中使用的曝光掩模实施邻近效应校正。
接着，如图82所示，蚀刻抗蚀剂图案72a和72b形成抗蚀剂图案72c和72d。通过该蚀刻细化(减薄)逻辑电路区域52的抗蚀剂图案。
接着如图83所示，将抗蚀剂图案72c和72d作为掩模蚀刻栅材料膜71形成栅材料膜图案71a和栅材料膜图案71b(栅图案)。另外如图84所示，剥离抗蚀剂图案72c和72d。
接着，如图85所示，在整个面上形成抗蚀剂膜后，使用曝光掩模在该抗蚀剂膜上转录图案，对抗蚀剂膜显影，形成抗蚀剂图案73a和73b。抗蚀剂图案73a用于形成存储器区域51的栅图案，抗蚀剂图案73b用于覆盖(保护)配置逻辑电路区域52的至少栅图案的区域。
此时，即便图案曝光时产生配合偏差或曝光装置、下层衬底等的处理中有偏差使抗蚀剂图案的尺寸产生变动，为确实保护逻辑电路区域51，将抗蚀剂图案73b的端部设置在元件分离区域53上。为了元件分离区域53上不残留不要的栅材料膜，抗蚀剂图案73b的端部从栅材料膜图案71a的端部离开。换言之，使用抗蚀剂图案73b的端部和图81的工序中形成的抗蚀剂图案72a的端部考虑处理偏差带来的尺寸变动设计成不重叠的曝光掩模。
本曝光工序中使用的曝光掩模也如实施例10的例1所述那样实施邻近效应校正。本曝光工序中使用的抗蚀剂膜可使用如实施例10的例1所述那样的多层膜。
接着如图86所示，将抗蚀剂图案73a和73b作为掩模蚀刻栅材料膜，形成栅材料膜图案71c。另外，如图87所示，剥离抗蚀剂图案73a和73b。
如上所述，本例2中也与例1的情况一样，在逻辑电路区域中，通过减薄处理使栅图案比平版印刷极限细小的同时，在存储器区域中，栅图案不受到减薄处理的影响，因此可得到狭窄空间图案。
<变更例1>
图88～图94是表示实施例10的变更例1的制造工序的截面图。基本制造工序与图78～图80所示的例1的情况相同，与图74～图80所示结构要素对应的结构要素附以相同的标号，说明从略。
例1的情况下，图77所示工序中，抗蚀剂图案63a的端部离开栅材料膜图案61b的端部，但本变更例1中，在图91的工序中，抗蚀剂图案63a的端部重叠在栅材料膜图案61b的端部上。换言之，使用抗蚀剂图案63a的端部和如图88所示的工序中形成的抗蚀剂图案62b的端部考虑处理的偏差产生的尺寸变动而重叠的曝光掩模。
使用这样的掩模图案，图93所示工序中蚀刻栅材料膜时，可防止元件分离区域53被蚀刻。
<变更例2>
图95～图101是表示实施例10的变更例2的制造工序的截面图。基本制造工序与图81～图87所示的实施例10的例2的情况相同，与图81～图87所示结构要素对应的结构要素附以相同的标号，说明从略。
例2的情况下，图85所示工序中，抗蚀剂图案73b的端部离开栅材料膜图案71a的端部，但本变更例2中，在图99的工序中，抗蚀剂图案73b的端部重叠在栅材料膜图案71a的端部上。换言之，使用抗蚀剂图案73b的端部和如图95所示的工序中形成的抗蚀剂图案72a的端部考虑处理的偏差产生的尺寸变动而重叠的曝光掩模。
使用这样的掩模图案，图97所示工序中蚀刻栅材料膜时，可防止元件分离区域53被蚀刻。
实施例11下面说明实施例11。实施例11有关集成电路的栅层图案的形成，在形成MOS晶体管等元件的元件区域中使用减薄处理形成栅极，在元件区域周围的元件分离区域中不使用减薄处理形成栅布线。
<例1>
图102A-102C～图108A-108C是表示实施例11的例1的栅层(栅极和栅布线)的制造工序的图，各图102A～图108A表示平面图，图102B～图108B表示沿着B-B线的截面图，图102C～图108C表示沿着C-C线的截面图。
首先，如图102A-102C所示，在具有元件区域81、元件分离区域82的半导体衬底上形成作为栅材料膜91的例如多晶硅膜，另外，在栅材料膜91上形成抗蚀剂膜。接着，使用曝光掩模在该抗蚀剂膜上转录图案，对抗蚀剂膜显影，形成抗蚀剂图案92。该抗蚀剂图案92在元件区域81上形成栅图案(栅极图案)的同时，覆盖(保护)元件分离区域82的至少配置栅图案的区域。图102A中，在纸面情况中，元件分离区域82上的抗蚀剂图案92中途切断，但不用说实际上形成到外侧区域(实施例11的其它图也同样)。
本平版印刷工序中，即便图案曝光时产生配合偏差或曝光装置、下层衬底等的处理中有偏差使抗蚀剂图案的尺寸产生变动，为不在元件区域81上形成栅图案以外的图案，元件区域81、元件分离区域82的边界部分中抗蚀剂图案92的端部设置在元件区域81的外侧上。换言之，使用抗蚀剂图案92的端部从元件区域81、元件分离区域82的边界在元件分离区域52的方向上移开(例如数十纳米左右)而设计的曝光掩模。
本曝光工序中使用的曝光掩模可在晶片上按希望的尺寸形成栅图案，也如实施例10所述实施同样的邻近效应校正。
接着如图103A-103C所示，通过蚀刻(减薄)细化抗蚀剂图案92形成抗蚀剂图案92a。接着，如图104A-104C所示，将抗蚀剂图案92a作为掩模蚀刻栅材料膜91形成栅材料膜图案91a。
接着，如图105A-105C所示，剥离抗蚀剂图案92a。
随后，如图106A-106C所示，在整个面上形成抗蚀剂膜后，使用曝光掩模将图案转录到该抗蚀剂膜上，还对抗蚀剂膜显影形成抗蚀剂图案93。该抗蚀剂图案93在元件分离区域82上形成栅图案(栅布线图案)的同时覆盖(保护)整个元件区域81。
此时，即便图案曝光时产生配合偏差或曝光装置、下层衬底等的处理中有偏差使抗蚀剂图案的尺寸产生变动，为确实保护元件区域81，在元件区域81、元件分离区域82的边界部分中抗蚀剂图案93的端部设置在元件区域81的外侧上。换言之，使用抗蚀剂图案93的端部从元件区域81、元件分离区域82的边界在元件分离区域82的方向上移开(例如数十纳米左右)而设计的曝光掩模。为使元件分离区域82上不残留不需要的栅材料膜，使用元件区域81、元件分离区域82的边界部分中抗蚀剂图案93的端部比图102A-102C所示的抗蚀剂图案92的端部更靠内侧(元件区域81侧)设计的曝光掩模。
本曝光工序中使用的曝光掩模可如实施例10所述实施同样的邻近效应校正。本曝光工序中使用的曝光掩模可使用与实施例10所述那样相同的多层抗蚀剂膜。
接着如图107A-107C所示，通过将抗蚀剂图案93作为掩模蚀刻栅材料膜形成栅材料膜图案91b。如图108A-108C所示，剥离抗蚀剂图案93。
如上所述，根据本实施例11的例1，元件区域中，通过减薄处理使栅图案比平版印刷极限细小的同时，在元件分离区域中，栅图案不受到减薄处理的影响，因此可得到狭窄空间图案。
<例2>
图109A-109C～图115A-115C是表示实施例11的例2的栅层(栅极和栅布线)的制造工序的图，各图109A～图115A是表示平面图案的图，图109B～图115B表示沿着B-B线的截面图，图109C～图115C表示沿着C-C线的截面图。
实施例11的例1中，先形成元件区域的栅图案，之后形成元件分离区域的栅图案，但例2中，先形成元件分离区域的栅图案，之后形成元件区域的栅图案。
首先，如图109A-109C所示，与实施例11的例1一样，在半导体衬底上形成作为栅材料膜101的多晶硅膜，另外，在栅材料膜101上形成抗蚀剂膜。接着，使用曝光掩模在该抗蚀剂膜上转录图案，对抗蚀剂膜显影，形成抗蚀剂图案102。该抗蚀剂图案102在元件分离区域82上形成栅图案(栅极布线图案)的同时，覆盖(保护)元件区域81整体。
此时，即便图案曝光时产生配合偏差或曝光装置、下层衬底等的处理中有偏差使抗蚀剂图案的尺寸产生变动，为确实保护元件区域81，元件区域81、元件分离区域82的边界部分中抗蚀剂图案102的端部设置在元件区域81的外侧上。换言之，使用抗蚀剂图案102的端部从元件区域81、元件分离区域82的边界在元件分离区域82的方向上移开(例如数十纳米左右)而设计的曝光掩模。本曝光工序中使用的曝光掩模如实施例10所述实施同样的邻近效应校正。
接着如图110A-110C所示，通过将抗蚀剂图案102作为掩模蚀刻栅材料膜形成栅材料膜图案101a。如图111A-111C所示，剥离抗蚀剂图案102。
随后，如图112A-112C所示，在整个面上形成抗蚀剂膜后，使用曝光掩模将图案转录到该抗蚀剂膜上，还对抗蚀剂膜显影形成抗蚀剂图案103。该抗蚀剂图案103在元件区域81上形成栅图案(栅极图案)的同时覆盖(保护)元件分离区域82的至少栅图案。
此时，即便图案曝光时产生配合偏差或曝光装置、下层衬底等的处理中有偏差使抗蚀剂图案的尺寸产生变动，为了在元件区域81上不形成栅图案以外的图案，在元件区域81、元件分离区域82的边界部分中抗蚀剂图案103的端部设置在元件区域81的外侧上。换言之，使用抗蚀剂图案103的端部从元件区域81、元件分离区域82的边界在元件分离区域82的方向上移开(例如数十纳米左右)而设计的曝光掩模。为使元件分离区域82上不残留不需要的栅材料膜，使用元件区域81、元件分离区域82的边界部分中抗蚀剂图案103的端部比图109A-109C所示的抗蚀剂图案102的端部更靠外侧(元件分离区域82侧)设计的曝光掩模。
本曝光工序中使用的曝光掩模可如实施例10所述实施同样的邻近效应校正。本曝光工序中使用的曝光掩模可使用与实施例10所述那样相同的多层抗蚀剂膜。
接着如图113A-113C所示，通过蚀刻(减薄)细化抗蚀剂图案103，形成抗蚀剂图案103a。
如图114A-114C所示，将抗蚀剂图案103a作为掩模蚀刻栅材料膜，形成栅材料膜图案101b。如图115A-115C所示，剥离抗蚀剂图案103a。
如上所述，本实施例11的例2页与例1的情况一样，元件区域中，通过减薄处理使栅图案比平版印刷极限细小的同时，在元件分离区域中，栅图案不受到减薄处理的影响，因此可得到狭窄空间图案。
如上述详细说明所示，实施例10，11中，在同一层数中得到实施减薄处理的图案和不实施减薄处理的图案，在同一层的整个区域中可得到希望的图案尺寸。
即，形成特定区域的电路图案时，非特定区域由抗蚀剂保护，形成非特定区域的电路图案时，特定区域由抗蚀剂保护。因此，细化特定区域的电路图案的减薄处理时，非特定区域的电路图案尺寸不受影响。因此，同一层的实施了减薄处理的图案和未实施减薄处理的图案分别得到希望的图案尺寸。
实施例12图116A-116F是表示实施例12的半导体器件的制造方法，具体说是表示LSI制造中的MOS晶体管的栅层图案(栅极图案和栅布线图案)的制造方法的工序截面图。
首先，如图116A所示，在半导体衬底111上形成栅绝缘膜(例如氧化硅膜，膜厚1～3nm左右)112和栅材料膜(例如多晶硅膜，膜厚150～200nm左右)113，另外，在栅材料膜113上形成硬掩模材料膜114(膜厚50～100nm左右)。这里作为硬掩模材料膜114使用SiON膜。
接着，在硬掩模材料膜114上涂布形成抗蚀剂膜(膜厚200～300nm左右的薄膜抗蚀剂)，通过通常的平版印刷处理对抗蚀剂膜曝光显影，形成抗蚀剂图案115。该抗蚀剂图案115中除最终必要的LSI电路图案(这里是栅极图案和栅布线图案)外，还包含伪图案。伪图案用于使抗蚀剂图案115的图案密度在衬底上的全部区域(LSI形成区域)中大致均匀地存在。此时的抗蚀剂图案115的线宽度和空间宽度之一例如是100nm左右。
接着如图116B所示，将抗蚀剂图案115作为掩模通过干蚀刻各向异性蚀刻硬掩模材料膜114，形成硬掩模材料膜图案114a。干蚀刻的蚀刻气体使用例如CF4等的碳氟化合物系气体。由于硬掩模材料膜114膜厚薄，不需要已有技术那种高选择蚀刻，使用高选择蚀刻，反应生成物附着在抗蚀剂图案115上边保护抗蚀剂图案115边蚀刻硬掩模材料膜114时，由于抗蚀剂图案115的图案密度均匀，反应生成物对抗蚀剂图案115的附着量在整个区域中程度相同。因此，硬掩模材料膜图案114a的图案宽度在整个区域中基本均匀。
之后，通过O2抛光处理或过氧化氢与硫酸的混合液的处理(下面叫作SP处理)剥离抗蚀剂图案115。可组合O2抛光处理和SP处理二者。
接着，如图116C所示，涂布形成抗蚀剂膜，通过通常的平版印刷处理曝光并显影抗蚀剂膜，形成抗蚀剂膜图案116。该抗蚀剂图案116仅仅覆盖硬掩模材料膜图案114a中与最终必要的LSI电路图案对应的区域。
接着，如图116D所示，将抗蚀剂图案116作为掩模通过例如热磷酸蚀刻去除硬掩模材料膜图案114a中伪图案部分。
如图116E所示，通过O2抛光处理或SP处理剥离抗蚀剂图案116。可组合O2抛光处理和SP处理二者。
接着，如图116F所示，剩余的硬掩模材料膜图案114a，即与LSI电路图案对应的图案作为掩模，通过干蚀刻(反应离子蚀刻RIE)各向异性蚀刻栅材料膜113和栅绝缘膜112，形成栅层图案。该干蚀刻的蚀刻气体例如使用Cl2，HBr等卤素气体。硬掩模材料膜比抗蚀剂膜硬且耐RIE性能强，不需要使用已有技术那样的高选择蚀刻技术。因此，LSI电路图案即便粗大也没有图案尺寸产生不同的问题出现。
最后，例如通过热磷酸蚀刻去除硬掩模材料膜图案114a。
这样，根据实施例12，将图案密度均匀的抗蚀剂图案用作掩模形成硬掩模材料膜图案，使用该硬掩模材料膜图案蚀刻栅材料膜，无论栅层图案粗大还是细密，得到在整个区域中具有均匀的图案宽度的栅层图案。
实施例13图117A-117G是表示实施例13的半导体器件的制造方法，具体说是表示LSI制造中的MOS晶体管的栅层图案(栅极图案和栅布线图案)的制造方法的工序截面图。
实施例13对图116A-116F所示实施例12添加工序，此外的基本工序与实施例12的情况相同。因此，除非特定提到，实施例12说明的事项基本原样地适用于实施例13中。
首先，如图117A所示，与实施例12同样，在半导体衬底111上形成栅绝缘膜112和栅材料膜113以及硬掩模材料膜114，在硬掩模材料膜114上形成抗蚀剂图案115。
接着如图117B所示，减薄抗蚀剂图案115形成细化的抗蚀剂图案115a。通过干蚀刻进行减薄，蚀刻气体使用例如HBr、CF4和O2的混合气体。
此时由于抗蚀剂图案115的图案密度均匀，抗蚀剂图案115的减薄量(减薄宽度)在整个区域中程度相同。细化的抗蚀剂图案115a的图案宽度在整个区域中基本均匀。
接着，如图117C所示，与实施例12同样，将抗蚀剂图案115a作为掩模蚀刻硬掩模材料膜114，形成硬掩模材料膜图案114a。此时形成的硬掩模材料膜图案114a鉴于是实施例12所述的同样的理由，其图案宽度在整个区域上基本均匀。之后，与实施例12同样，剥离抗蚀剂图案115a。
之后，与实施例12同样，如图117D所示，形成仅仅覆盖硬掩模材料膜图案114a中与最终必要的LSI电路图案对应的区域的抗蚀剂图案116，接着如图117E所示，将抗蚀剂图案116作为掩模蚀刻去除硬掩模材料膜图案114a中伪图案部分。如图117F所示，剥离抗蚀剂图案116后，如图117G所示，剩余的硬掩模材料膜图案114a作为掩模蚀刻栅材料膜113和栅绝缘膜112，形成栅层图案，最终蚀刻去除硬掩模材料膜图案114a。
本实施例13中与实施例12的情况一样，无论栅层图案粗大还是细密，得到在整个区域中具有均匀的图案宽度的栅层图案，另外，通过减薄抗蚀剂图案可形成更细小的栅层图案。
实施例14图118A-118G是表示实施例14的半导体器件的制造方法，具体说是表示LSI制造中的MOS晶体管的栅层图案(栅极图案和栅布线图案)的制造方法的工序截面图。
实施例14对图116A-116F所示实施例12添加工序，此外的基本工序与实施例12的情况相同。因此，除非特定提到，实施例12说明的事项基本原样适用于实施例14中。
首先，如图118A所示，与实施例12同样，在半导体衬底111上形成栅绝缘膜112和栅材料膜113以及硬掩模材料膜114，在硬掩模材料膜114上形成抗蚀剂图案115。
接着如图118B所示，与实施例12同样，将抗蚀剂图案115作为掩模蚀刻硬掩模材料膜114，形成硬掩模材料膜图案114a。此时形成的硬掩模材料膜图案114a鉴于与实施例12所述的同样的理由，其图案宽度在整个区域上基本均匀。之后，与实施例12同样，剥离抗蚀剂图案115。
之后，如图118C所示，减薄硬掩模材料膜图案114a，形成细化的硬掩模材料膜图案114b。通过干蚀刻或湿蚀刻进行减薄，干蚀刻中使用例如碳氟化合物蚀刻气体，湿蚀刻中使用例如HF系蚀刻液。此时，由于硬掩模材料膜图案114a的图案密度均匀，硬掩模材料膜图案114a的减薄量(减薄宽度)在整个区域中程度相同，硬掩模材料膜图案114b的图案宽度在整个区域上基本均匀。
之后的工序中，与实施例12的情况同样，如图118D所示，形成仅仅覆盖硬掩模材料膜图案114b中与最终必要的LSI电路图案对应的区域的抗蚀剂图案116，接着如图118E所示，将抗蚀剂图案116作为掩模蚀刻去除硬掩模材料膜图案114b中伪图案部分。
如图118F所示，剥离抗蚀剂图案116后，如图118G所示，剩余的硬掩模材料膜图案114b作为掩模蚀刻栅材料膜113和栅绝缘膜112，形成栅层图案，最终蚀刻去除硬掩模材料膜图案114b。
本实施例14中与实施例12的情况一样，无论栅层图案粗大还是细密，得到在整个区域中具有均匀的图案宽度的栅层图案，另外，通过减薄抗蚀剂图案可形成更细小的栅层图案。
(实施例15)图119A-119H是表示实施例15的半导体器件的制造方法，具体说是表示LSI制造中的MOS晶体管的栅层图案(栅极图案和栅布线图案)的制造方法的工序截面图。
实施例15对图116A-116F所示实施例12添加工序，具体说添加了实施例13，14中附加的各个工序，此外的基本工序与实施例12的情况相同。因此，除非特定提到，实施例12，13，14说明的事项基本原样地适用于实施例15中。
首先，如图119A所示，与实施例12同样，在半导体衬底111上形成栅绝缘膜112和栅材料膜113以及硬掩模材料膜114，在硬掩模材料膜114上形成抗蚀剂图案115。
接着如图119B所示，与实施例12同样，减薄抗蚀剂图案115形成细化的抗蚀剂图案115a。此时抗蚀剂图案115的图案密度均匀，从而抗蚀剂图案115的减薄量(减薄宽度)在整个区域中程度相同，细化的抗蚀剂图案115a的图案宽度在整个区域上基本均匀。
之后，如图119C所示，与实施例12同样，将抗蚀剂图案115a作为掩模蚀刻硬掩模材料膜114，形成硬掩模材料膜图案114a。此时形成的硬掩模材料膜图案114a鉴于和实施例12所述的相同理由其图案宽度在整个宽度上基本均匀。
之后与实施例12的情况相同，剥离抗蚀剂图案115a。
接着如图119D所示，与实施例14的情况同样，减薄硬掩模材料膜图案114a，形成细化的硬掩模材料膜图案114b。此时，由于硬掩模材料膜图案114a的图案密度均匀，硬掩模材料膜图案114a的减薄量(减薄宽度)在整个区域中程度相同，细化的抗蚀剂图案114b的图案宽度在整个区域上基本均匀。
之后的工序中，与实施例12的情况同样，如图119E所示，形成仅仅覆盖硬掩模材料膜图案114b中与最终必要的LSI电路图案对应的区域的抗蚀剂图案116，接着如图119F所示，将抗蚀剂图案116作为掩模蚀刻去除硬掩模材料膜图案114b中伪图案部分。
如图119G所示，剥离抗蚀剂图案116后，如图119H所示，剩余的硬掩模材料膜图案114b作为掩模蚀刻栅材料膜113和栅绝缘膜112，形成栅层图案，最后蚀刻去除硬掩模材料膜图案114b。这样得到的栅层图案的线宽度在例如60nm左右。
本实施例15中与实施例12的情况一样，无论栅层图案粗大还是细密，得到在整个区域中具有均匀的图案宽度的栅层图案，另外，通过减薄抗蚀剂图案和硬掩模材料膜图案可形成更细小的栅层图案。
上述的各实施例12-15中，在栅材料膜与抗蚀剂膜之间形成硬掩模材料膜，但可使用防反射材料膜或平坦化材料膜，另外，除将硬掩模材料膜、防反射材料膜或平坦化材料膜作为单层膜使用外，可将这些膜作为层叠膜使用。
作为防反射材料膜，除实施例所示的氮氧化硅膜(SiON膜)外，可举出氧化硅膜(SiO2膜)、氮化硅膜(Si3N4膜)、氧化铝膜(Al2O3)、碳化硅膜(SiC膜)、碳膜(C膜)等。作为平坦化材料膜，可举出包含i线抗蚀剂等的有机涂布膜的膜，例如在有机涂布膜上形成SOG(在玻璃上旋涂)等的涂布膜。
硬掩模材料膜、防反射材料膜或平坦化材料膜是为了在平版印刷工序中提高图案精度而常常使用的。硬掩模材料膜一般形成在抗蚀剂膜下面，是通过转录抗蚀剂图案而用作下层的蚀刻掩模的膜。防反射材料膜一般形成在抗蚀剂膜下面，是用于减少图案曝光时来自下层的光向抗蚀剂膜的反射的膜。平坦化材料膜一般形成在抗蚀剂膜下面，是用于降低下层的凹凸对抗蚀剂膜的影响的膜。
上述各实施例12-15中，说明了晶体管的栅层图案形成的工序，但此外的LSI制造工序中可采用与上述实施例相同的方法。可降低图案的粗密引起的尺寸误差，形成精度更高的细小图案。
形成第一抗蚀剂图案后，可细化(减薄)第一抗蚀剂图案。形成第二材料膜图案后，可细化(减薄)第二材料膜图案。形成第一抗蚀剂图案后，细化第一抗蚀剂图案的同时，在形成第二材料膜图案后，还可细化第二材料膜图案。
如上述那样，通过第一抗蚀剂图案中形成希望的图案外还形成伪图案，可使图案密度均匀化。这样，将图案密度均匀的第一抗蚀剂图案作为掩模蚀刻第二材料膜，得到不受图案粗密影响、图案宽度均匀化的第二材料膜图案。将与第二材料膜图案的希望图案对应的部分作为掩模蚀刻第一材料膜时，与将抗蚀剂用于掩模的情况不同，几乎不受到图案粗密的影响，从而可使第一材料膜的图案宽度在整个区域上均匀化。
进行减薄时，由于图案密度均匀化，减薄后的图案宽度在整个区域上也可均匀化。
本发明在不背离其精神和实质特征的情况下可以以其他的具体形式体现。因此实施例在所有方面都是说明性而非限制性的，本发明的范围由后附表示，而不限于前面的描述，并且在权利要求的等效含义和范围内的各种改变都包括在其中。
权利要求
1.一种半导体器件的制造方法，其特征在于具有在被加工膜上层叠掩模材料膜，通过第一曝光工序在该掩模材料膜上形成第一抗蚀剂图案的工序；以上述第一抗蚀剂图案作为掩模加工上述掩模材料膜形成掩模图案的工序；剥离上述第一抗蚀剂图案的工序；在包含上述掩模图案的上述被加工膜上，通过第二曝光工序形成具有用于露出上述掩模图案的选择区域的开口并且覆盖非选择区域的第二抗蚀剂图案的工序；细化上述第二抗蚀剂图案的开口内露出的上述掩模图案部分的工序；剥离上述第二抗蚀剂图案的工序；以及以上述掩模图案为掩模蚀刻加工上述被加工膜，形成具有宽的尺寸宽度的图案部和细小的尺寸宽度的图案部的被加工膜图案的工序。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于上述掩模材料膜是硬掩模材料膜、防反射材料膜、平坦化膜的单层以及它们的多层膜中的一个。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于上述掩模材料膜由多层膜构成时，将上述第一抗蚀剂图案作为掩模加工的掩模材料膜的最下层在上述第二抗蚀剂图案的开口内露出并细化。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于上述第二曝光工序中形成的抗蚀剂图案通过包含平坦化材料的抗蚀剂图案形成工艺形成。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于上述被加工膜是栅极材料膜。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于通过上述第二曝光工序露出的选择区域是元件区域上的晶体管的栅极图案部，通过上述第二曝光工序覆盖的非选择区域是元件分离的布线图案部。
7.根据权利要求1所述的半导体器件的制造方法，其特征在于上述第二抗蚀剂图案是与元件区域图案相同的反转图案，并且形成为配合偏差裕量比元件区域图案更大。
8.根据权利要求1所述的半导体器件的制造方法，其特征在于在上述第二曝光工序和用于形成元件分离区域的曝光工序中使用的抗蚀剂，一个是正型抗蚀剂，另一个是负型抗蚀剂，并且曝光掩模是相同的掩模。
9.根据权利要求1所述的半导体器件的制造方法，其特征在于通过上述第二曝光工序露出的选择区域是混装逻辑电路部和存储器部的系统LSI的逻辑电路部的晶体管的栅图案部，通过上述第二曝光工序覆盖的非选择区域是存储器部的电路图案部。
10.根据权利要求1所述的半导体器件的制造方法，其特征在于上述掩模材料膜由SiO2、Si3N4、SiON、Al2O3、SiC、碳膜、有机膜和它们的组合中的一个构成。
11.一种半导体器件的制造方法，其特征在于具有在上述被加工膜上层叠硬掩模材料膜，通过第一曝光工序在该硬掩模材料膜上形成第一抗蚀剂图案的工序；以上述第一抗蚀剂图案作为掩模，蚀刻加工上述硬掩模材料膜形成硬掩模图案的工序；剥离上述第一抗蚀剂图案的工序；在包含上述硬掩模图案的上述被加工膜上，通过第二曝光工序形成具有用于露出上述硬掩模图案的选择区域的开口并且覆盖非选择区域的第二抗蚀剂图案的工序；通过蚀刻加工细化上述第二抗蚀剂图案的开口内露出的上述硬掩模图案部的工序；剥离上述第二抗蚀剂图案的工序；以上述硬掩模图案为掩模蚀刻上述被加工膜，形成具有宽的尺寸宽度的图案部和细小的尺寸宽度的图案部的被加工膜图案的工序；以及在不剥离上述硬掩模图案而使之残留的状态下，通过使用该硬掩模图案的自整合形成晶体管的源、栅部接触的工序。
12.根据权利要求11所述的半导体器件的制造方法，其特征在于上述硬掩模材料膜由SiO2、Si3N4、SiON、Al2O3、SiC、碳膜、有机膜和它们的组合中的一个构成。
13.一种半导体器件，在元件区域和元件分离区域上具有同时形成的电路图案，其特征在于上述电路图案在上述元件区域中形成细小尺寸宽度并且在上述元件分离区域中形成粗大的尺寸宽度。
14.根据权利要求13所述的半导体器件，具有同时形成有上述电路图案尺寸和从上述电路图案到最近的电路图案的距离的比为1.5到2.0以下的比较高密集的图案、和该比在1.5到2.0以上的孤立图案的电路图案，其特征在于上述密集度高的图案形成粗大的尺寸宽度，上述孤立图案形成细小的尺寸宽度。
15.一种半导体器件的制造方法，其特征在于具有在处理衬底上形成第一材料的工序；使用Levenson型相移掩模进行第一曝光，在上述第一材料的第一区域中形成第一抗蚀剂图案，并且在第二区域上覆盖抗蚀剂的工序；细化上述第一抗蚀剂图案形成第二抗蚀剂图案的工序；将上述第二抗蚀剂图案作为掩模加工上述第一材料的工序；去除上述第二抗蚀剂图案，形成上述第一材料构成的第一图案的工序；在上述第一区域覆盖抗蚀剂并且进行第二曝光，在上述第二区域形成第三抗蚀剂图案的工序；将上述第三抗蚀剂图案作为掩模加工上述第一材料的工序；去除上述第三抗蚀剂图案，形成上述第一材料构成的第二图案的工序；将上述第一材料构成的第二图案作为掩模，加工上述处理衬底的工序；以及去除上述第一材料的工序。
16.根据权利要求15所述的半导体器件的制造方法，其特征在于上述第一材料是硬掩模材料膜、防反射材料膜、平坦化膜的单层以及它们的多层膜中的一个。
17.根据权利要求16所述的半导体器件的制造方法，其特征在于上述第一材料由SiO2、Si3N4、SiON、Al2O3、SiC、碳膜和它们的组合中的一个构成。
18.根据权利要求15所述的半导体器件的制造方法，其特征在于上述第一区域是要求高速动作的晶体管的栅区域。
19.根据权利要求15所述的半导体器件的制造方法，其特征在于上述第二区域是要求高速动作的晶体管的栅区域以外的区域。
20.根据权利要求19所述的半导体器件的制造方法，其特征在于上述第二区域包含存储器单元部。
21.根据权利要求15所述的半导体器件的制造方法，其特征在于上述第一抗蚀剂图案是直接形成在上述第一材料上、形成在防反射膜上及通过多层抗蚀剂掩模工艺形成的图案之一。
22.根据权利要求15所述的半导体器件的制造方法，其特征在于上述第一抗蚀剂图案包含伪图案，覆盖上述第一区域，并且在上述第二区域上形成第三抗蚀剂图案的工序中，抗蚀剂不覆盖上述第一材料构成的伪图案。
23.根据权利要求15所述的半导体器件的制造方法，其特征在于上述第一区域中覆盖抗蚀剂并且进行上述第二曝光在上述第二区域上形成第三抗蚀剂图案的工序中，上述第二曝光中使用的掩模是铬掩模或网板(half tone)掩模之一。
24.根据权利要求15所述的半导体器件的制造方法，其特征在于上述各工序用于晶体管的栅层形成。
25.一种半导体器件的制造方法，其特征在于具有在处理衬底上形成第一材料的工序；使用Levenson型相移掩模进行第一曝光，在上述第一材料的第一区域中形成第一抗蚀剂图案，并且在第二区域上覆盖抗蚀剂的工序；将上述第一抗蚀剂图案作为掩模加工上述第一材料的工序；去除上述第一抗蚀剂图案，形成上述第一材料构成的第一图案的工序；细化上述第一材料构成的第一图案，形成上述第一材料构成的第二图案的工序；用抗蚀剂覆盖上述第一区域并且进行第二曝光，在上述第二区域上形成第二抗蚀剂图案的工序；将上述第二抗蚀剂图案作为掩模加工上述第一材料的工序；去除上述第二抗蚀剂图案形成上述第一材料构成的第三图案的工序；将上述第一材料构成的第三图案作为掩模加工上述处理衬底的工序；以及去除上述第一材料的工序。
26.根据权利要求25所述的半导体器件的制造方法，其特征在于上述第一材料是硬掩模材料膜、防反射材料膜、平坦化膜的单层以及它们的多层膜中的一个。
27.根据权利要求26所述的半导体器件的制造方法，其特征在于上述第一材料由SiO2、Si3N4、SiON、Al2O3、SiC、碳膜和它们的组合之一构成。
28.根据权利要求25所述的半导体器件的制造方法，其特征在于上述第一区域是要求高速动作的晶体管的栅区域。
29.根据权利要求25所述的半导体器件的制造方法，其特征在于上述第二区域是要求高速动作的晶体管的栅区域以外的区域。
30.根据权利要求29所述的半导体器件的制造方法，其特征在于上述第二区域包含存储器单元部。
31.根据权利要求25所述的半导体器件的制造方法，其特征在于上述第一抗蚀剂图案是直接形成在上述第一材料上、形成在防反射膜上、及通过多层抗蚀剂掩模工艺形成的图案之一。
32.根据权利要求25所述的半导体器件的制造方法，其特征在于上述第一抗蚀剂图案包含伪图案，覆盖上述第一区域，并且在上述第二区域上形成第三抗蚀剂图案的工序中，抗蚀剂不覆盖上述第一材料构成的伪图案。
33.根据权利要求25所述的半导体器件的制造方法，其特征在于上述第一区域中覆盖抗蚀剂并且进行上述第二曝光在上述第二区域上形成第三抗蚀剂图案的工序中，上述第二曝光中使用的掩模是铬掩模或网板(half tone)掩模之一。
34.根据权利要求25所述的半导体器件的制造方法，其特征在于上述各工序用于晶体管的栅层形成。
35.一种半导体器件的制造方法，其特征在于具有在处理衬底上形成第一材料的工序；使用Levenson型相移掩模进行第一曝光，在上述第一材料的第一区域中形成第一抗蚀剂图案，并且在第二区域上覆盖抗蚀剂的工序；将上述第一抗蚀剂图案作为掩模，加工上述第一材料的工序；去除上述第一抗蚀剂图案，形成上述第一材料构成的第一图案的工序；用抗蚀剂覆盖上述第一区域并且进行第二曝光，在上述第二区域上形成第二抗蚀剂图案的工序；将上述第二抗蚀剂图案作为掩模，加工上述第一材料的工序；去除上述第二抗蚀剂图案，形成上述第一材料构成的第二图案的工序；将上述第一材料构成的第二图案作为掩模，加工处理衬底的工序；以及去除上述第一材料的工序。
36.根据权利要求35所述的半导体器件的制造方法，其特征在于上述第一材料是硬掩模材料膜、防反射材料膜、平坦化膜的单层以及它们的多层膜中的一个。
37.根据权利要求36所述的半导体器件的制造方法，其特征在于上述第一材料由SiO2、Si3N4、SiON、Al2O3、SiC、碳膜和它们的组合之一构成。
38.根据权利要求35所述的半导体器件的制造方法，其特征在于上述第一区域是要求高速动作的晶体管的栅区域。
39.根据权利要求35所述的半导体器件的制造方法，其特征在于上述第二区域是要求高速动作的晶体管的栅区域以外的区域。
40.根据权利要求39所述的半导体器件的制造方法，其特征在于上述第二区域包含存储器单元部。
41.根据权利要求35所述的半导体器件的制造方法，其特征在于上述第一抗蚀剂图案是直接形成在上述第一材料上、形成在防反射膜上及通过多层抗蚀剂掩模工艺形成的图案之一。
42.根据权利要求35所述的半导体器件的制造方法，其特征在于上述第一抗蚀剂图案包含伪图案，覆盖上述第一区域，并且在上述第二区域上形成第三抗蚀剂图案的工序中，抗蚀剂不覆盖上述第一材料构成的伪图案。
43.根据权利要求35所述的半导体器件的制造方法，其特征在于上述第一区域中覆盖抗蚀剂并且进行上述第二曝光在上述第二区域上形成第三抗蚀剂图案的工序中，上述第二曝光中使用的掩模是铬掩模或网板(half tone)掩模之一。
44.根据权利要求35所述的半导体器件的制造方法，其特征在于上述各工序用于晶体管的栅层形成。
45.一种半导体器件的制造方法，其特征在于具有在处理衬底上形成第一材料的工序；使用Levenson型相移掩模进行第一曝光，在上述第一材料的第一区域中形成第一抗蚀剂图案，并且在第二区域上覆盖抗蚀剂的工序；细化上述第一抗蚀剂图案形成第二抗蚀剂图案的工序；将上述第二抗蚀剂图案作为掩模，加工上述第一材料的工序；去除上述第二抗蚀剂图案，形成上述第一材料构成的第一图案的工序；细化上述第一材料构成的第一图案，形成上述第一材料构成的第二图案的工序；在上述第一区域覆盖抗蚀剂并且进行第二曝光，在上述第二区域形成第三抗蚀剂图案的工序；将上述第三抗蚀剂图案作为掩模，加工上述第一材料的工序；去除上述第三抗蚀剂图案，形成上述第一材料构成的第三图案的工序；将上述第一材料构成的第三图案作为掩模，加工上述处理衬底的工序；以及去除上述第一材料的工序。
46.根据权利要求45所述的半导体器件的制造方法，其特征在于上述第一材料是硬掩模材料膜、防反射材料膜、平坦化膜的单层以及它们的多层膜中的一个。
47.根据权利要求46所述的半导体器件的制造方法，其特征在于上述第一材料由SiO2、Si3N4、SiON、Al2O3、SiC、碳膜和它们的组合之一构成。
48.根据权利要求45所述的半导体器件的制造方法，其特征在于上述第一区域是要求高速动作的晶体管的栅区域。
49.根据权利要求45所述的半导体器件的制造方法，其特征在于上述第二区域是要求高速动作的晶体管的栅区域以外的区域。
50.根据权利要求49所述的半导体器件的制造方法，其特征在于上述第二区域包含存储器单元部。
51.根据权利要求45所述的半导体器件的制造方法，其特征在于上述第一抗蚀剂图案是直接形成在上述第一材料上、形成在防反射膜上及通过多层抗蚀剂掩模工艺形成的图案之一。
52.根据权利要求45所述的半导体器件的制造方法，其特征在于上述第一抗蚀剂图案包含伪图案，覆盖上述第一区域，并且在上述第二区域上形成第三抗蚀剂图案的工序中，抗蚀剂不覆盖上述第一材料构成的伪图案。
53.根据权利要求45所述的半导体器件的制造方法，其特征在于上述第一区域中覆盖抗蚀剂，并且进行第二曝光在上述第二区域上形成第三抗蚀剂图案的工序中，上述第二曝光中使用的掩模是铬掩模或网板(half tone)掩模之一。
54.根据权利要求45所述的半导体器件的制造方法，其特征在于上述各工序用于晶体管的栅层形成。
55.一种半导体器件的制造方法，具有在处理衬底上形成的材料膜上形成第一抗蚀剂膜的工序；使用第一曝光掩模在上述第一抗蚀剂膜上转录具有非特定区域用的电路图案和特定区域用的保护图案的第一掩模图案的工序；对转录了上述第一掩模图案的上述第一抗蚀剂膜进行显影来形成第一抗蚀剂图案的工序；将上述第一抗蚀剂图案用作掩模蚀刻上述材料膜形成第一材料膜图案的工序；去除上述第一抗蚀剂图案的工序；在形成上述第一材料膜图案的上述处理衬底上形成第二抗蚀剂膜的工序；使用第二曝光掩模在上述第二抗蚀剂膜上转录具有特定区域用的电路图案和非特定区域用的保护图案的第二掩模图案的工序；对转录了上述第二掩模图案的上述第二抗蚀剂膜进行显影来形成第二抗蚀剂图案的工序；细化上述第二抗蚀剂图案的工序；将细化的上述第二抗蚀剂图案用作掩模蚀刻上述材料膜来形成第二材料膜图案的工序；以及去除细化的上述第二抗蚀剂图案的工序；在上述特定区域和上述非特定区域形成希望的图案。
56.一种半导体器件的制造方法，具有在处理衬底上形成的材料膜上形成第一抗蚀剂膜的工序；使用第一曝光掩模在上述第一抗蚀剂膜上转录具有特定区域用的电路图案和非特定区域用的保护图案的第一掩模图案的工序；对转录了上述第一掩模图案的上述第一抗蚀剂膜进行显影来形成第一抗蚀剂图案的工序；细化上述第一抗蚀剂图案的工序；将细化的上述第一抗蚀剂图案用作掩模蚀刻上述材料膜形成第一材料膜图案的工序；去除细化的上述第一抗蚀剂图案的工序；在形成上述第一材料膜图案的上述处理衬底上形成第二抗蚀剂膜的工序；使用第二曝光掩模在上述第二抗蚀剂膜上转录具有非特定区域用的电路图案和特定区域用的保护图案的第二掩模图案的工序；对转录了上述第二掩模图案的上述第二抗蚀剂膜进行显影来形成第二抗蚀剂图案的工序；将上述第二抗蚀剂图案用作掩模蚀刻上述材料膜来形成第二材料膜图案的工序；以及去除上述第二抗蚀剂图案的工序；在上述特定区域和上述非特定区域形成希望的图案。
57.根据权利要求55所述的半导体器件的制造方法，其特征在于上述特定区域用的保护图案至少保护特定区域的电路图案形成预定区域，上述非特定区域用的保护图案至少保护非特定区域中形成的电路图案。
58.根据权利要求56所述的半导体器件的制造方法，其特征在于上述非特定区域用的保护图案至少保护非特定区域的电路图案形成预定区域，上述特定区域用的保护图案至少保护特定区域中形成的电路图案。
59.根据权利要求55所述的半导体器件的制造方法，其特征在于上述特定区域对应逻辑电路区域，上述非特定区域对应存储器电路区域，上述逻辑电路区域和上述存储器电路区域由元件分离区域分离。
60.根据权利要求55所述的半导体器件的制造方法，其特征在于上述特定区域对应元件区域，上述非特定区域对应元件分离区域，上述元件区域由上述元件分离区域包围。
61.根据权利要求59所述的半导体器件的制造方法，其特征在于上述逻辑电路区域和上述存储器电路区域相对的部分中，上述特定区域用的保护图案的端部位于上述元件分离区域中。
62.根据权利要求59所述的半导体器件的制造方法，其特征在于上述逻辑电路区域和上述存储器电路区域相对的部分中，上述非特定区域用的保护图案的端部位于上述元件分离区域中。
63.根据权利要求59所述的半导体器件的制造方法，其特征在于上述逻辑电路区域和上述存储器电路区域相对的部分中，上述特定区域用的保护图案的端部和上述非特定区域用的保护图案的端部位于上述元件分离区域中，并且确定特定区域用的保护图案和非特定区域用的保护图案的位置关系，使得各个端部彼此不重叠。
64.根据权利要求59所述的半导体器件的制造方法，其特征在于上述逻辑电路区域和上述存储器电路区域相对的部分中，上述特定区域用的保护图案的端部和上述非特定区域用的保护图案的端部位于上述元件分离区域中，并且确定特定区域用的保护图案和非特定区域用的保护图案的位置关系，使得各个端部彼此重叠。
65.根据权利要求60所述的半导体器件的制造方法，其特征在于上述元件区域和上述元件分离区域的边界部分中，上述特定区域用的保护图案的端部位于上述元件区域的外侧。
66.根据权利要求60所述的半导体器件的制造方法，其特征在于上述元件区域和上述元件分离区域的边界部分中，上述非特定区域用的保护图案的端部位于上述元件区域的外侧。
67.根据权利要求60所述的半导体器件的制造方法，其特征在于上述元件区域和上述元件分离区域的边界部分中，上述特定区域用的保护图案的端部位于上述元件区域的外侧，上述非特定区域用的保护图案的端部位于更外侧。
68.根据权利要求60所述的半导体器件的制造方法，其特征在于上述特定区域用的电路图案延伸到非特定区域。
69.根据权利要求55所述的半导体器件的制造方法，其特征在于上述第一曝光掩模和第二曝光掩模用于形成栅层图案。
70.根据权利要求55所述的半导体器件的制造方法，其特征在于上述第一曝光掩模和第二曝光掩模中的至少一个上实施邻近效应校正。
71.一种半导体器件的制造方法，其特征在于具有在处理衬底上形成的第一材料膜上形成与第一材料膜不同的材料构成的第二材料膜的工序；在上述第二材料膜上形成具有希望图案和伪图案的第一抗蚀剂图案的工序；以上述第一抗蚀剂图案作为掩模蚀刻上述第二材料膜来形成第二材料膜图案的工序；去除上述第一抗蚀剂图案的工序；用第二抗蚀剂图案覆盖上述第二材料膜图案的与上述希望图案对应的部分的工序；以上述第二抗蚀剂图案为掩模，去除上述第二材料膜图案的与上述伪图案对应的部分的工序；去除上述第二抗蚀剂图案的工序；以及将与上述希望图案对应的部分上残留的上述第二材料膜图案用作掩模，蚀刻上述第一材料膜的工序。
72.一种半导体器件的制造方法，其特征在于具有在处理衬底上形成的第一材料膜上形成与第一材料膜不同的材料构成的第二材料膜的工序；在上述第二材料膜上形成具有希望图案和伪图案的第一抗蚀剂图案的工序；细化上述第一抗蚀剂图案的工序；以上述细化的第一抗蚀剂图案作为掩模，蚀刻上述第二材料膜来形成第二材料膜图案的工序；去除上述细化的第一抗蚀剂图案的工序；用第二抗蚀剂图案覆盖上述第二材料膜图案的与上述希望图案对应的部分的工序；以上述第二抗蚀剂图案为掩模，去除上述第二材料膜图案的与上述伪图案对应的部分的工序；去除上述第二抗蚀剂图案的工序；以及将与上述希望图案对应的部分上残留的上述第二材料膜图案用作掩模，蚀刻上述第一材料膜的工序。
73.一种半导体器件的制造方法，其特征在于具有在处理衬底上形成的第一材料膜上形成与第一材料膜不同的材料构成的第二材料膜的工序；在上述第二材料膜上形成具有希望图案和伪图案的第一抗蚀剂图案的工序；以上述第一抗蚀剂图案作为掩模，蚀刻上述第二材料膜来形成第二材料膜图案的工序；去除上述第一抗蚀剂图案的工序；细化上述第二材料膜图案的工序；用第二抗蚀剂图案覆盖上述细化的第二材料膜图案的与上述希望图案对应的部分的工序；以上述第二抗蚀剂图案为掩模，去除上述细化的第二材料膜图案的与上述伪图案对应的部分的工序；去除上述第二抗蚀剂图案的工序；以及将与上述希望图案对应的部分上残留的上述细化的第二材料膜图案用作掩模蚀刻上述第一材料膜的工序。
74.一种半导体器件的制造方法，其特征在于具有在处理衬底上形成的第一材料膜上形成与第一材料膜不同的材料构成的第二材料膜的工序；在上述第二材料膜上形成具有希望图案和伪图案的第一抗蚀剂图案的工序；细化上述第一抗蚀剂图案的工序；以上述细化的第一抗蚀剂图案作为掩模，蚀刻上述第二材料膜来形成第二材料膜图案的工序；去除上述细化的第一抗蚀剂图案的工序；细化上述第二材料膜图案的工序；用第二抗蚀剂图案覆盖上述细化的第二材料膜图案的与上述希望图案对应的部分的工序；以上述第二抗蚀剂图案为掩模，去除上述细化的第二材料膜图案的与上述伪图案对应的部分的工序；去除上述第二抗蚀剂图案的工序；以及将与上述希望图案对应的部分上残留的上述细化的第二材料膜图案用作掩模，蚀刻上述第一材料膜的工序。
75.根据权利要求71的半导体器件的制造方法，其特征在于上述第二材料膜由硬掩模材料膜、防反射材料膜、平坦化材料膜中的至少一个构成。
76.根据权利要求71的半导体器件的制造方法，其特征在于上述第二材料膜由氧化硅膜、氮化硅膜、氮氧化硅膜、氧化铝膜、碳化硅膜、碳膜中的至少之一构成。
77.根据权利要求71的半导体器件的制造方法，其特征在于通过蚀刻上述第一材料膜的工序形成晶体管的栅层图案。
全文摘要
一种半导体器件的制造方法,在被加工膜(3)上的硬掩模材料膜(4)上按曝光分辨极限尺寸形成抗蚀剂图案(5),将抗蚀剂图案(5)作为掩模加工材料膜(4),形成硬掩模图案(6),形成具有露出掩模图案(6)的选择区域(6a)的开口(7a),并覆盖非选择区域(6b)的抗蚀剂图案(7)。仅选择蚀刻加工并细化开口(7a)内露出的掩模图案部(6a),使用掩模图案(6)蚀刻加工被加工膜(3),形成具有曝光分辨极限尺寸宽度宽的图案部(8b)和分辨极限以下的细小的图案部(8a)的被加工膜图案(8)。
文档编号H01L21/033GK1379444SQ0211981
公开日2002年11月13日 申请日期2002年3月29日 优先权日2001年3月29日
发明者桥本耕治, 井上壮一, 高畑和宏, 吉川圭 申请人:株式会社东芝