专利名称：减小便携廉价耐用存储器阵列中串音的器件和制作工艺的制作方法
技术领域：
本发明涉及存储单元阵列领域。更具体地，本发明涉及用于减少交叉点存储器阵列中存储单元间串音的存储器结构和制作工艺。
对于档案存储器，数据只需写入到存储器一次。该存储器优选应具有短的存取时间，为毫秒量级，有适中的传输速率，如每秒一到二MB。该存储器应优选有与广泛的各种工业标准平台和模块接口的能力。
适合这种需求的应用包括一次写交叉点存储器件的使用。在交叉点存储器阵列中，形成了存储元件的矩阵，每一个包含一个熔丝或反熔丝和一个串联连接的二极管。存储元件由布置在导线间或电极间的多个半导体和钝化层形成。
利用一次写交叉点存储器阵列在便携设备中提供高密度档案存储器的一个应用描述在共同未决的美国专利申请序号09/875,356中有所说明，该专利于2001年6月5日提交，题为“一次写存储器”，这里提及该专利是用作参考。其中公开的存储系统，称为便携便廉价耐用存储器(PIRM)，为档案存储提供低成本高容量的一次写存储器。该结果部分地通过避免使用硅衬底、减小加工复杂度、降低表面密度实现。该存储器系统包含一个存储模块，该存储模块形成于构建在塑料衬底上的集成电路层的叠层堆叠。每一层包含一个交叉点二极管存储器阵列。存储在该阵列中数据的读出通过远离存储模块的分离的集成电路执行。
由于PRIM存储器相对便宜，用户很可能会积聚大量有各种不同的存储内容的PIRM模块。能够以简单、相对便宜的工艺来制作和装配存储模块非常重要，以便在增大信息存储密度和简化寻址、读、写功能的同时减小对精度的需求。
在层叠的高密度存储模块中，如上述的存储模块，相邻存储单元间电流泄漏或“串音”的可能性显著地增加了。由于电流在存储单元“开”和“关”状态之间以及沿其它潜在的串音路径的泄露，这个问题会导致错误率以及功耗无法忍受地增加。
在
图1中，三个示意图示出了漏电流的可能路径，其中交叉点二极管由垂直的电极窄条形成，在这些窄条之间有非晶硅p-i-n层，并且反熔丝通过将本征非晶硅与一种具有扩散到半导体中以形成良好接触的能力的金属，一种“扩散性金属”接口而形成。在图1A中，示出了交叉点存储器电极的一种栅格10。底部在X方向的电极窄条12-14垂直于在顶部Y方向电极窄条15-17。底部电极窄条12到14由导电材料，优选采用金属制成，顶部电极窄条15-17由扩散性金属，如银制成。交替的正电压+V和负电压-V被作用到两个方向的交替的电极窄条上，如图示。
图1B是中间底部X电极13沿X轴方向的截面视图，在该电极13上作用有负电压-V。顶部电极15作用有负电压-V，电极16作用有正电压+V，电极17作用有负电压-V。二极管20-22是通过在电极13上淀积三个半导体p-i-n层23-25在电极15-17和电极13之间形成的。p+-掺杂层23淀积在本征i层24之上，该本征i层24又依次覆盖在n+-掺杂层25上。反熔丝26-28通过钝化层29形成，该钝化层形成在二极管20-22之上并在顶部电极15-17之下。
p+-掺杂层是一种半导体材料，如用p-型掺杂物，如硼重掺杂的硅。同样地，n+-掺杂层是一种半导体材料，如用n-型掺杂物，如磷重掺杂的硅。“+”号表明材料中已经重掺杂至少1％浓度。
位-到-位的串音发生在当一个寻址单元的反熔丝处于开路状态(没有处在导电连接)，而其相邻的一反熔丝处于导电状态时。一个漏电路径是从导电的反熔丝到最近的相邻二极管。如图1B所示，当反熔丝26是导电的，一漏电流25从反熔丝26通过p+-层23流向相邻的二极管21。由于p+-层通常很薄，约为20纳米，通过p+-层的漏电流是微小的。
图1C是中间顶部电极16沿Y轴方向的截面视图，在该电极16上作用有正电压+V。底部电极12作用有正电压+V，电极13作用有负电压-V，电极14作用有正电压+V。由电极16和钝化层29形成反熔丝31-33。由p-i-n层23-25和电极12-14形成二极管34-36。当反熔丝31是导电的，漏电流37能通过p+-层23流向相邻二极管单元35。再次地，由于p+-层23很薄，漏电流37是微小的。然而，通过n+-层24从二极管34的电极14流向二极管35的电极13的漏电流38是大的，能成为一个重要的因素。n-型层通常较厚，比起p+-层有小很多的电阻。此外，电子迁移率比空穴迁移率大，所以通常n+-层漏电流比p+-层漏电流大。
漏电流会随着存储阵列的规模增大而增大。图2示出了以评估漏电流(1.E-0X表示10-x安培)作为存储阵列规模(1.E+0Y表示10+y存储器的位数)函数的图表。图中的评估假设磷掺杂的非晶硅电阻率约为1千欧-厘米(KΩ-cm)，n+层的厚度为100纳米，跨在电极间的电压差为5伏，行宽等于行间隔。当存储阵列规模超过1兆位时(10+6个存储单元)，漏电流大于0.1毫安培(10-4安培)，这个电流对于一个存储阵列是不可接受的。这个点表示在图2点39处。目前，具有至少8兆字节(64兆位)存储器的消费用部件还不常见。因而，漏电流是当前和将来存储器阵列中一个主要的问题。
有其它专利试图提出各种不同的方法以减小存储器阵列中的漏电流。一种这样的结构已在相关专利中说明，美国专利号4,698,900和5,008,722(Esquivel)，在该结构中一交叉点EPROM阵列带有沟槽，以在相邻隐埋的n+位线间提供改进的绝缘性和改进的漏电流特性。Esquivel制作工艺涉及在去除表层后在单晶体硅衬底中刻蚀出一个沟槽。复杂三端EPROM晶体管器件绝缘的取得有独特需求，不易移植到其它技术中，如用于高密度、便携、廉价的数据存储器薄膜结构。
利用薄膜制作和二接线端二极管器件的交叉点存储器阵列提出了更大的挑战。如在这里使用的，薄膜制作意味着利用一层半导体层和相关的阻挡层和导电层，其厚度小于或等于几微米，来制造存储器阵列器件。这些薄膜器件包括在非常薄的衬底上，如玻璃薄片或塑料薄片，制作存储单元，这里在衬底中制作绝缘沟槽是不可能的。在这样的条件下，需要有新的制作方法和新的形式以减小串音问题，串音在更大的和更高密度的存储器阵列中显著增加。
因此，需要一种交叉点薄膜存储器结构和制作工艺以减小在存储单元间的漏电流或串音。这种结构需简单并容易构造，最好在制作工艺中不需要额外的苛刻步骤或掩蔽。用于薄膜存储单元的绝缘结构也需要用简单、低花费制作以适应大面积加工和高密度存储器构造。
在本发明的一个优选实施例中，一种交叉点存储器阵列制作在一衬底上，并有多个存储单元，每个存储单元包含一个二极管和一个反熔丝。第一导电材料布置在衬底上隔离的不连续区域内以形成多个第一电极。第二导电材料布置在横向于第一电极不连续区域的隔离的不连续区域中，它们同第一电极分离，以形成相对于第一电极有交叉点的多个第二电极。多个半导体层布置在第一和第二电极之间以在第一和第二电极的交叉点之间形成多个二极管。在第一电极和二极管间的钝化层形成邻近于第一和第二电极交叉点上的二极管的多个反熔丝。电极交叉点之间的部分二极管层被去掉，以形成多个存储单元，在相邻存储单元间带有多行沟槽，以提供阻挡以免相邻存储单元间的串音。
在另一个优选实施例中，一种用于制作交叉点存储器阵列的工艺在衬底上有多个存储单元，每个存储单元包括一个二极管和一个反熔丝。第一导电材料淀积在衬底上以形成底部电极。多个半导体层相继淀积在底部电极之上。部分第一导电材料和半导体层被去掉以形成沿第一方向延伸，并在相邻的二极管间有沟槽延伸在第一方向上的二极管和底部电极的隔离的不连续区域，提供阻挡以免相邻单元间的串音。一种钝化材料沿着每一个二极管的不连续区域淀积在二极管之上和淀积在沟槽中，以基本上沿沟槽的轮廓。第二导电材料淀积在钝化材料之上，形成多个沿第二方向延伸的顶部电极，该方向对底部电极延伸的第一方向为横向，从而在顶部电极和底部电极的交叉点上提供多个存储单元。
在另一个优选实施例中，一种用于制作交叉点存储器阵列的工艺在衬底上有多个存储单元，每个存储单元包括一个二极管和一个反熔丝。第一导电材料淀积在衬底上以形成底部电极。一种钝化材料淀积在第一导电材料之上。部分第一导电材料和钝化材料被去掉以形成沿衬底第一方向延伸的窄条。多个半导体层相继淀积在钝化材料之上。第二导电材料淀积在多个半导体层上。部分第二导电材料和半导体层被去掉以形成存储单元的分离窄条，其顶部电极沿横向于底部电极第一方向的第二方向延伸，从而形成在相邻存储单元间沿第二方向延伸的沟槽，提供阻挡以免相邻单元间的串音。
在另一个优选实施例中，提供了在一衬底上制作带有多个存储单元的交叉点存储阵列的工艺，其中每一个存储单元包含一个布置为邻接于一线电极的二极管。该工艺包括在一个制作步骤中一起刻蚀出沿着每一个二极管和每一个线电极的第一方向延伸边界，用来形成沿第一方向延伸的多行二极管和一个线电极。
本发明其它的方面和优点会随着接下来的详细描述显现出来，描述会结合附图和借助本发明的原理的实例。
图3A-3D是侧面示意图，示出了按照本发明的一交叉点存储器阵列的优选实施例的制作步骤；图4是一示意图，示出了图3实施例的变化；以及图5A、5B和图6是侧面示意图，示出了按照本发明的存储器阵列的另外的优选实施例替换结构和制作。
图3A示出了部分制作好的存储器阵列40，该阵列由覆盖在底部电极层42上的三个二极管p-i-n层组成，底部电极层42依次又淀积在衬底41上。如前面提到的，n+-层44优选比p+-层46厚。本征层45淀积在n+-层和p+-层之间以实现p-i-n二极管。这里使用的词“本征层”是指没有有意掺杂的一层。典型的层厚度是p+-层20纳米，n+-层100纳米，本征层200纳米。
如图3B所示，该图示出了一个存储器阵列50，其中层44-46和电极层42已经形成图案，优选地采用刻蚀，以去掉中间部分并留下隔开的二极管行54，沟槽52存在于固定在电极线55上的二极管行之间。如前面讨论的，每一个二极管行54包含一个p-i-n二极管。刻蚀通过定义平行线、优选地采用光刻工艺或其它包括模压和印刷的其它平版刻蚀工艺来完成。然后层和金属薄膜被形成图案。优选采用干刻蚀工艺。作为替代方案，平行线可用激光烧蚀技术形成。
在图3C中，一钝化层62被淀积在每一个二极管行54之上以提供反熔丝的阻挡部分，同时也淀积在沟槽52之上并按其中沟槽的形状淀积。由于电流泄漏很可能通过侧壁发生，沟槽的侧壁和底部两者都被钝化层62覆盖。这里所使用的“钝化层”是指一层材料用来显著降低表面电流泄漏。钝化层可以由本征非晶硅、富含硅的氮化硅、SiC或其它这样的材料制成。
如图3C所示，一导电层64淀积在钝化层62上，包括在X方向延伸到沟槽52中。导电层64可以是“扩散性金属”，如前面所定义的，或者是任何其它的合适材料。导电层64和钝化层62提供一个同每一个二极管54串联连接的反熔丝。最后，在图3D中，导电层64被形成图案并在横向于沟槽方向的一方向刻蚀，以定义不连续的存储单元66和在Y方向上同相邻的存储单元分离的导线68。
最通用的布局是顶部电极和底部电极是正交的，即相互间是垂直的，但是相交角度不是关键的，除非因为有封装这样目的的要求。虽然正交的布局能够获得最大封装密度，但电极可为弯曲的也可以如这里定义的呈横向状态，电极以一定的角度相交。
本发明制作工艺的一个重要的优点是只使用一步形成图形(掩模)和一步刻蚀步骤制作二极管行54和底部电极55，如图3B所示。而且，这些掩模和刻蚀步骤是“非苛刻”步骤，即没有必要与阵列中其它一些元件精确对准刻蚀边界。其它非苛刻的形成图形和刻蚀步骤是在掩模和去掉在Y方向上相邻存储单元间的顶部电极材料时执行的，如图3D所示。在交叉点存储器阵列中，应理解至少需要两组形成图形和刻蚀步骤以制作横向的电极区域。在本发明中，该制作工艺和由此获取具有显著减小了串音的隔离存储单元是在没有增加任何额外形成图形步骤，并没有使现有的形成图形和刻蚀步骤成为苛刻步骤的情况下实现的。
图3A-3D中所示实施例的另一个优点是取得了在二极管行54之间基本上完全的串音隔离。这种制作方法的一个难题是对能够制造所示最小特征的刻蚀工艺的限制。
在图4中，示出了图3实施例的一个变种。在这个工艺中遵循了与图3A-3B所示的步骤。此后，钝化材料70被淀积以完全覆盖沟槽52和二极管54，形成了一个基本上平坦的表面71，在该表面71上淀积导电材料72。虽然这个方法需要更多的钝化材料，该制作工艺通过排除需要沿沟槽轮廓进行刻蚀而得到了充分地简化。
现在参考图5和图6，图中示出了本发明的另一个优选实施例，在该优选实施例中，存储器阵列80具有多个存储单元91，每个存储单元由串联的二极管81和反熔丝82形成，二极管81在反熔丝82的顶部。这个方法的优点是沟槽能够被切割得基本较浅。正如提到的，沟槽应该具有的深度至少延伸至n+层，大部分串音发生在这里。通过将二极管81置于反熔丝82之上，沟槽深度比图3所示实施例能够显著变浅，同时仍然达到同n+层底部平行的深度。
图5A和图5B示出了多个存储单元91沿X轴和Y轴方向的横截面视图，这些存储单元具有淀积在衬底85上的“扩散性金属”84。沉积在“扩散性金属”1之上的是钝化层86。随后在钝化层上淀积p+-层87。分离的窄条的图形定义在p+-层87表面上。刻蚀p+-层87、钝化层86和“扩散性金属”84的顺序的结果是这些堆叠层的分离窄条93，正如图5B所示。淀积在窄条93之上的是本征层88、n+-层89和导电层90。如所示，n+-层89和导电层90已被按间隔刻蚀，从而形成了存储单元91的行和隔离沟槽92。n+-层89和导电层90能够同时被形成图形。
在X方向刻蚀导电材料90按先前图3D所示执行。紧接着，n+-层89通过一合适的介质刻蚀，如CF4等离子体。n+-层89的刻蚀工艺是不苛刻的，因为在本征硅上n+材料的选择性刻蚀是不需要的。由于本征层88的厚度多半大于200纳米，所以能够利用简单的刻蚀限时以停止在本征硅层88上的刻蚀。交替地，顶部金属90和n+-层89都能通过激光烧蚀或离子铣进行加工。刻蚀的深度能够通过利用激光能量密度、刻蚀速度或光干涉测量法进行控制。
在图6中，存储器阵列90示出了图5A和图5B中结构和工艺的变化。存储单元91间的隔离是通过在n-型窄条89间形成p-型区域94实现的。掺杂可通过激光技术或离子簇射掺杂工艺实现。这两项技术是适合于大面积的工艺，能够用于需要低温度暴露的衬底。沿着Y方向(进入到纸里的方向)，背-对-背的二极管结构阻止侧面泄漏。这个方法排除了如图5A和5B中描述的沟槽-蚀刻步骤。
虽然上面的实施例是针对本发明的代表性实施例，对于本领域的技术人员考虑到本说明书和所附权利要求，或通过实践本公开的发明实施例能显然地得到其它实施方案。应指出其中的说明和实施例仅被认为是示范性的，本发明由权利要求及其等价方案定义。
权利要求
1.一种薄膜交叉点存储器阵列(40)(80)，制作在衬底(41)(85)上，并具有多个存储单元，每一个存储单元(66)(91)包含一个二极管(44、45、46)(81)和一个反熔丝(62，64)(82)，它包括第一导电材料(42)(84)，安排在衬底上的不连续的区域中以形成多个第一电极(55)(93)；第二导电材料(64)(90)，安排在同第一电极(55)(93)的不连续区域横向的不连续区域中，并同第一电极(55)(93)隔开，以形成相对于第一电极(55)(93)有交叉点的多个第二电极(64)(90)；多个半导体层(44，45，46)(87，88，89)，安排在第一和第二电极(55，64)(93，90)之间，以在第一和第二电极(55，64)(93，90)的每一个交叉点之间形成一个二极管；以及在第一电极(93)和二极管(81)之间的一钝化层(86)，形成多个反熔丝(82)，该反熔丝邻接于在第一和第二电极(93，90)交叉点处的二极管(81)；其中在相邻电极交叉点之间部分二极管层(87，88，89)被去掉，以形成具有相邻存储单元(91)之间沟槽行(92)的多个存储单元(91)，以提供一阻挡以避免相邻存储单元(91)之间的串音。
2.权利要求1叙述的交叉点存储器阵列，其中多个半导体层包括一p-掺杂层(87)，一n-掺杂层(89)和安排在p-掺杂层(87)和n-掺杂层(89)之间的本征层(88)以形成多个二极管(81)。
3.权利要求2叙述的交叉点存储器阵列，其中沟槽(92)的深度基本上平行地延伸到n-掺杂层(89)的底部。
4.权利要求2叙述的交叉点存储器阵列，并进一步包含安排在n-掺杂层(89)之间的沟槽(92)中的钝化材料(94)。
5.权利要求1叙述的交叉点存储器阵列，其中第一电极(93)安排在钝化层(86)和衬底(85)之间，形成位于二极管(81)之下的反熔丝(82)。
6.一种制作薄膜交叉点存储器阵列的工艺，该交叉点存储器阵列在衬底(41)上有多个存储单元(50)，每一个存储单元(66)包含一个二极管(54)和一个反熔丝(62，64)，它包括(a)在衬底(41)上淀积第一导电材料(42)以形成一底部电极(55)；(b)在底部电极(55)之上相继淀积多个半导体层(44，45，46)；(c)去掉部分第一导电材料(42)和半导体层(44，45，46)以形成在第一方向上延伸并具有在相邻二极管(54)之间在第一方向上延伸的沟槽(52)的二极管(54)和底部电极(55)的不连续区域，以提供阻挡以避免相邻单元(66)之间的串音；(d)沿每一个二极管区域在二极管(54)之上并在沟槽(52)中淀积钝化材料(62)，基本沿沟槽(52)的轮廓；以及(e)在钝化材料(62)之上淀积第二导电材料(64)以形成多个顶部电极(64)，顶部电极(64)在第二方向上延伸，第二方向横向于底部电极(55)延伸的第一方向，从而在顶部和底部电极(64，55)的交叉点上提供多个存储单元(66)。
7.一种制作薄膜交叉点存储器阵列的工艺，该交叉点存储器阵列在衬底上有多个存储单元，每一个存储单元包含一个二极管和一个反熔丝，它包括(a)在衬底(85)上淀积第一导电材料(84)以形成底部电极(93)；(b)在第一导电材料(84)之上淀积钝化材料(86)；(c)去掉部分第一导电材料(84)和钝化材料(86)以形成沿衬底(85)在第一方向上延伸的不连续区域；(d)在钝化材料(86)之上相继淀积多个半导体层(87，88，89)；(e)在多个半导体层(87，88，89)上淀积第二导电材料(90)；以及(f)去掉部分第二导电材料(90)和半导体层(87，88，89)以形成存储单元(91)的不连续区域，存储单元(91)的顶部电极(90)在第二方向上延伸，第二方向横向于底部电极的第一方向，从而在相邻相邻存储单元(91)之间形成沟槽(92)，沟槽(92)沿第二方向延伸，以提供阻挡以避免相邻单元(91)之间的串音。
8.一种制作薄膜交叉点存储器阵列的工艺，该交叉点存储器阵列在衬底(41)上有多个存储单元，每一个存储单元(66)包含一个二极管(54)，二极管(54)邻接于线电极(55)，包括在一个制作步骤上一起刻蚀出沿每一个二极管(54)和每一个线电极(55)的第一方向延伸的边界以形成在第一方向延伸的多行二极管(54)和线电极(55)。
9.权利要求8叙述的制作工艺，其中刻蚀步骤包含去掉材料，从而在横向于第一方向的第二方向上延伸的叠堆中形成每一个二极管(54)和邻接于该二极管的线电极(55)。
10.权利要求8叙述的制作工艺并进一步包括在刻蚀步骤之前在一个制作步骤中一起形成每一个二极管(54)和线电极(55)的图形。
全文摘要
在衬底上制作带有多个存储单元的交叉点存储器阵列，每个存储单元包含串联着的二极管和反熔丝。第一和第二导电材料安排在衬底上分离的窄条中，以形成多个带有交叉点的第一和第二垂直相交电极。多个半导体层安排在第一和第二电极之间，以在第一和第二电极交叉点间形成多个二极管。钝化层安排在第一电极和二极管之间，以在第一和第二电极交叉点上形成多个邻接于二极管的反熔丝。在电极交叉点之间的部分二极管层被去掉，以在相邻存储单元之间形成带有沟槽行的多个存储单元，以提供一阻挡以避免相邻存储单元之间的串音。制作存储器阵列的一种工艺包含在每一个存储单元中于二极管之上形成反熔丝和延伸钝化材料到沟槽中以用作绝缘材料。
文档编号H01L27/10GK1395312SQ0212449
公开日2003年2月5日 申请日期2002年6月28日 优先权日2001年6月29日
发明者P·梅, C·P·陶斯格, P·A·贝克 申请人:惠普公司