专利名称：使用了部分soi衬底的半导体器件及其制造方法
技术领域：
本发明涉及使用了SOI衬底的半导体器件及其制造方法，更具体而言，是涉及通过选择性地除去SOI(绝缘体基硅)衬底一部分区域的硅层和BOX(掩埋氧化物)层，在形成了非SOI区域的部分SOI晶片的SOI区域和非SOI区域上分别形成了元件的半导体器件及其制造方法。
背景技术：
在SOI衬底上形成了MOSFET的构造有希望作为高性能逻辑器件。可是，我们知道因为所谓的衬底浮置效应，所以即使是应该变为断开状态的栅电压，根据源漏极间电压的条件，寄生MOSFET和寄生双极性晶体管工作，在源漏极间产生了泄漏电流。这样的特性在象DRAM存储单元用晶体管那样，在对于泄漏电流的规格很严的用途上，会引起保持能力劣化等问题，所以不好。另外，在DRAM的读出放大器电路中，由于衬底浮置效应，成对晶体管的阈值电压偏移，所以读出裕度下降。由于这些问题，很难在SOI衬底上，用与高性能逻辑电路同样的MOSFET构造形成DRAM。
而对于混合有高性能逻辑电路和DRAM的器件的需要很大，期待着能够使用SOI构造，在高性能化的逻辑器件上混合搭载DRAM的技术。
具有SOI区域和非SOI区域的部分SOI衬底在象例如DRAM混合逻辑器件(埋置DRAMeDRAM)那样需要SOI衬底和体衬底双方的电路中是有用的。作为这样的部分SOI衬底的制造方法的一种，考虑了选择性地蚀刻除去SOI衬底的埋入氧化物层(BOX层)上的硅层(称作SOI层)和BOX层，用硅重新埋入此蚀刻区域的方法。
图1A～1D分别用于说明以往的半导体器件的制造方法，是表示部分SOI衬底的制造步骤的剖视图。图1A所示的SOI衬底11是通过粘合法等，层叠了支撑衬底12、BOX层13以及SOI层14而形成的。
接着，如图1B所示，部分地剥离所述SOI衬底11的SOI层14。接着，剥离已经剥离了所述SOI层14的那部分BOX层13，如图1C所示，形成使支撑衬底12的表面露出的开口部15。
然后，如图1D所示，通过在所述开口部15内的支撑衬底12上形成硅层16，形成非SOI区域。
如果用上述的方法形成部分SOI衬底，则如图2所示，硅层16的形成界面16A的离SOI衬底11的表面11A的距离Δ1与SOI层14和BOX层13的厚度的和几乎相等，在现在的SOI衬底11中，为0.3～0.6μm左右。
可是，如果在用所述的制造方法形成的非SOI区域中形成晶体管和DRAM等沟型存储单元，则器件的有源区域横切硅层16的形成界面16A，所以泄漏电流的增加和中断特性的劣化大，无法取得所希望的电特性。
图3是DRAM的沟型存储单元MC的剖视结构图，表示了泄漏电流的路线。该存储单元MC由单元晶体管CT和单元电容器(沟电容器)CC构成。在单元晶体管CT的源区域21和漏区域22之间的硅层16上，隔着栅绝缘膜24形成了栅电极23。如图所示，单元晶体管CT的源、漏区域21、22和耗尽层25横切硅层16的形成界面16A。
当所述单元晶体管CT断开时，泄漏电流Ioff在源、漏区域21、22之间流动。另外，在源区域21和支撑衬底12之间存在结泄漏电流Ij。
发明内容
因此，以往的使用了部分SOI衬底的半导体器件及其制造方法中，泄漏电流的增加和中断特性的劣化大。
根据本发明的一个方面，提供了一种半导体器件，包含在支撑衬底的第一区域上，隔着氧化物层形成的第一半导体层；形成在所述支撑衬底的第二区域上的第二半导体层；所述支撑衬底和所述第二半导体层的界面与所述埋入氧化物层的下表面实质上处于同一平面，或位于比所述埋入氧化物层更深的位置。
根据本发明的一个方面，提供了一种半导体器件的制造方法，包含选择性地除去在半导体衬底上隔着埋入氧化物层形成有第一半导体层的SOI衬底的所述第一半导体层和所述埋入氧化物层，使半导体衬底的一部分表面露出，在深度方向除去所述半导体衬底的露出区域，用第二半导体层埋入在深度方向除去了所述半导体衬底的区域内。
根据本发明的一个方面，提供了一种半导体器件的制造方法，包含选择性地除去在半导体衬底上隔着埋入氧化物层形成有第一半导体层的SOI衬底的所述第一半导体层和所述埋入氧化物层的一部分，在所述第一半导体层的侧壁上形成侧壁保护膜，除去所述埋入氧化物层的残存的一部分，使所述半导体衬底的表面露出，在所述半导体衬底的露出表面上形成第二半导体层。
如上所述，根据本发明，就取得了使用能降低泄漏电流增加和中断特性劣化的部分SOI衬底的半导体器件及其制造方法。
下面简要说明附图。
图1A～1D分别用于说明以往的半导体器件的制造方法，是依次表示制造步骤的剖视图。
图2是用以往的方法形成的部分SOI衬底的剖视图。
图3是DRAM的沟型存储单元的剖视结构图，是用于说明泄漏电流的路线的剖视图。
图4是用于说明本发明的实施例1的半导体器件的剖视结构图。
图5是用于说明本发明的实施例2的半导体器件的剖视结构图。
图6是用于说明本发明的实施例3的半导体器件的剖视结构图。
图7是用于说明本发明的实施例4的半导体器件的剖视结构图。
图8是用于说明本发明的实施例5的半导体器件的剖视结构图。
图9A～图9E分别用于说明本发明的实施例6的半导体器件的制造方法，是依次表示制造步骤的剖视图。
图10是用于说明本发明的实施例6的半导体器件的剖视结构图。
图11是为了评价非SOI区域的电特性时使用的二极管的剖视图。
图12是表示泄漏电流流过的二极管的比例的特性图。
图13是表示泄漏电流流过的二极管的比例的特性图。
图14是表示泄漏电流和耗尽层宽度的关系图。
图15是表示硅层的厚度和泄漏电流的关系图。
图16A～16H分别用于说明本发明的实施例7的半导体器件的制造方法，是依次表示制造步骤的剖视图。
图17是用于说明本发明的实施例7的半导体器件的制造方法的其他例子的剖视图。
图18A～18G分别用于说明本发明的实施例8的半导体器件的制造方法，是依次表示制造步骤的剖视图。
具体实施例方式图4是用于说明本发明的实施例1的半导体器件的剖视结构图。在图4中，示出了混合有构成DRAM(沟型存储单元)和逻辑电路的MOSFET的情形。
在支撑衬底(硅衬底)31上形成了埋入氧化物层(BOX层)32，在该埋入氧化物层32上设置了硅层(SOI层)33，形成了SOI区域。而在所述支撑衬底31的不存在埋入氧化物层32的区域(非SOI区域)上形成了外延硅层34。所述支撑衬底31和所述外延硅层34的界面JS与所述埋入氧化物层32的下表面实质上相等。另外，所述外延硅层34的表面比所述SOI层33的表面还低，并且比埋入氧化物层32的上表面高。
在形成了所述埋入氧化物层32的SOI区域中形成了构成逻辑电路的MOSFET Q，在未形成所述埋入氧化物层32的非SOI区域中形成了DRAM的沟型存储单元MC。
所述MOSFET Q形成在SOI层33的由STI构造的元件分离区域35划分的区域中。即在SOI层33中，分开形成了源区域36和漏区域37。在这些源、漏区域36、37之间的SOI层33上形成了栅绝缘膜38，在该栅绝缘膜38上形成了栅电极39。
而由单元晶体管CT和单元电容器(沟电容器)CC构成的存储单元MC形成在所述支撑衬底31和外延硅层34中。所述支撑衬底31和外延硅层34的结部(用虚线JS表示)附近形成了埋入n阱区域40。在形成在该埋入n阱区域40上的p阱区域41中，分开形成了单元晶体管CT的源区域42和漏区域43。在这些源、漏区域42、43之间的外延硅层34上形成了栅绝缘膜44，在该栅绝缘膜44上形成了栅电极45。另外，在所述外延硅层34中，连接所述源区域42，埋入形成了源电极46，在漏区域43一侧埋入了元件分离区域47。在所述漏区域43和所述元件分离区域47之间设置了埋层带(Buried Strap)48。另外，在所述n阱区域40中形成了颈圈氧化膜49。而且，隔着氧化膜，用多晶硅层50埋入了单元电容器CC的沟内。在所述沟的周边的支撑衬底31中形成了杂质扩散层51。所述多晶硅层50作为单元电容器CC一方的电极工作，所述杂质扩散层51作为另一方的电极工作。
如图4所示，外延硅层34和支撑衬底31的界面JS横切颈圈氧化膜49，并且避开元件的有源区域即单元晶体管CT的源、漏区域42、43以及埋层带48和单元电容器CC的杂质扩散层51而形成。
根据这样的结构，作为单元晶体管CT的源、漏区域42、43的杂质扩散层和耗尽层、以及单元电容器CC的杂质扩散层51不会碰上支撑衬底31和外延硅层34的界面JS。因此，能降低泄漏电流的增加和中断特性的劣化，能提高在部分SOI衬底的非SOI区域上形成的器件的电特性。
图5是用于说明本发明的实施例2的半导体器件的剖视结构图。在该图5中，与所述实施例1同样，示出了混合有构成DRAM(沟型存储单元)和逻辑电路的MOSFET的情形。
在支撑衬底(硅衬底)31上形成了埋入氧化物层(BOX层)32，在该埋入氧化物层32上设置了硅层(SOI层)33，形成了SOI区域。而在所述支撑衬底31的不存在埋入氧化物层32的区域(非SOI区域)上形成了外延硅层34。所述支撑衬底31和所述外延硅层34的界面JS与所述埋入氧化物层32的下表面实质上相等。另外，所述外延硅层34的表面比所述SOI层33的表面还高。
因为其他的基本结构与图4同样，所以对相同部分采用了相同的符号，省略了详细的说明。即在本实施例2的半导体器件中，形成单元晶体管CT和单元电容器CC，使外延硅层34和支撑衬底31的界面JS横切单元电容器CC，并且不横切单元晶体管CT的源、漏区域42、43以及埋层带48。
根据这样的结构，能使作为单元晶体管CT的源、漏区域42、43的杂质扩散层和耗尽层不会碰上支撑衬底31和外延硅层34的界面JS。因此，能降低泄漏电流，能提高在部分SOI衬底的非SOI区域上形成的器件的电特性。
图6是用于说明本发明的实施例3的半导体器件的剖视结构图。在图6中，与所述实施例1同样，示出了混合有构成DRAM(沟型存储单元)和逻辑电路的MOSFET的情形。
在支撑衬底(硅衬底)31上形成了埋入氧化物层(BOX层)32，在该埋入氧化物层32上设置了硅层(SOI层)33，形成了SOI区域。而在所述支撑衬底31的不存在埋入氧化物层32的区域(非SOI区域)上形成了外延硅层34。所述支撑衬底31和所述外延硅层34的界面JS与所述埋入氧化物层32的下表面实质上相等。另外，所述外延硅层34的表面比所述SOI层33的表面还高很多。
因为其他的基本结构与图4、5同样，所以对相同部分采用了相同的符号，省略了详细的说明。即在本实施例3的半导体器件中，形成单元晶体管CT和单元电容器CC，使外延硅层34和支撑衬底31的界面完全不横切单元晶体管CT的源、漏区域42、43以及埋层带48、以及单元电容器CC的杂质扩散层51。
根据这样的结构，能使作为单元晶体管CT的源、漏区域42、43的杂质扩散层和耗尽层、单元电容器CC的杂质扩散层51不会碰上支撑衬底31和外延硅层34的界面JS。因此，能降低泄漏电流的增加和中断特性的劣化，能提高在部分SOI衬底的非SOI区域上形成的器件的电特性。
图7是用于说明本发明的实施例4的半导体器件的剖视结构图。在该图7中，与所述实施例1～3同样，示出了混合有构成DRAM(沟型存储单元)和逻辑电路的MOSFET的情形。
在支撑衬底(硅衬底)31上形成了埋入氧化物层(BOX层)32，在该埋入氧化物层32上设置了硅层(SOI层)33，形成了SOI区域。而在所述支撑衬底31的不存在埋入氧化物层32的区域(非SOI区域)上，从深挖支撑衬底31的位置形成了外延硅层34。即所述支撑衬底31和所述外延硅层34的界面JS位于比所述埋入氧化物层32更深的部分。另外，所述外延硅层34的表面实质上与所述SOI层33的表面为相同的高度。
因为其他的基本结构与图4～6同样，所以对相同部分采用了相同的符号，省略了详细的说明。即在本实施例4的半导体器件中，形成单元晶体管CT和单元电容器CC，使外延硅层34和支撑衬底31的界面JS横切单元电容器CC，并且不横切单元晶体管CT的源、漏区域42、43以及埋层带48。
根据这样的结构，能使作为单元晶体管CT的源、漏区域42、43的杂质扩散层和耗尽层不会碰上支撑衬底31和外延硅层34的界面JS。因此，能降低泄漏电流，能提高在部分SOI衬底的非SOI区域上形成的器件的电特性。并且，因为SOI区域和非SOI区域的表面几乎为相同的高度，所以能抑制形成在上层的布线层的断开导致的不良。
图8是用于说明本发明的实施例5的半导体器件的剖视结构图。在图8中，与所述实施例1～4同样，示出了混合有构成DRAM(沟型存储单元)和逻辑电路的MOSFET的情形。
在支撑衬底(硅衬底)31上形成了埋入氧化物层(BOX层)32，在该埋入氧化物层32上设置了硅层(SOI层)33，形成了SOI区域。而在所述支撑衬底31的不存在埋入氧化物层32的区域(非SOI区域)上，从深挖支撑衬底31的位置形成了外延硅层34。即所述支撑衬底31和所述外延硅层34的界面JS位于比所述埋入氧化物层32深很多的部分。另外，所述外延硅层34的表面实质上比所述SOI层33的表面高很多。
因为其他的基本结构与图4～7同样，所以对相同部分采用了相同的符号，省略了详细的说明。即在本实施例5的半导体器件中，形成单元晶体管CT和单元电容器CC，使外延硅层34和支撑衬底31的界面JS不横切单元晶体管CT的源、漏区域42、43以及埋层带48、以及单元电容器CC的杂质扩散层51。
根据这样的结构，能使作为单元晶体管CT的源、漏区域42、43的杂质扩散层和耗尽层不会碰上支撑衬底31和外延硅层34的界面JS。因此，能降低泄漏电流的增加和中断特性的劣化，能提高在部分SOI衬底的非SOI区域上形成的器件的电特性。并且，因为能缓和SOI区域和非SOI区域表面的台阶，所以能抑制形成在上层的布线层的断开导致的不良。
根据图9A～9E更详细地说明上述半导体器件的制造方法。
首先，如图9A所示，通过粘合法形成层叠了硅衬底(支撑衬底)31、BOX层32、SOI层33的SOI衬底。当然也可以不用粘合法，也能在硅衬底(支撑衬底)31上形成BOX层32，在BOX层32上形成SOI层33。
接着，在所述SOI层上形成保护氧化膜61，在该保护氧化膜61上形成SiN层62。这时，所述BOX层32的厚度设定为约400nm，SOI层的厚度设定为约200nm。
然后，使用PEP进行所述SiN层62的图案形成，部分地除去SiN层。以形成了图案的SiN层62为掩模，如图9B所示，选择性地除去保护氧化膜61和SOI层33。这里，使用了干蚀刻法。
接着，以所述SiN层62为掩模，除去BOX层32，使硅衬底31的表面露出(图9C)。在该BOX层32的除去中使用了基于溶液的湿蚀刻，但是也能使用基于等离子体的干蚀刻。
接着，如图9D所示，通过蚀刻除去1μm左右的硅衬底31，形成用于形成非SOI区域的台阶部63。在该硅衬底31的蚀刻中使用了损害小的基于溶液的湿蚀刻。
然后，如图9E所示，形成硅层34，使其埋入所述台阶部63。在该硅层34的形成中使用了选择外延生长法。硅层34的选择外延生长例如在使用SiH2Cl2和HCl作为原料气体，使用H2作为运载气体，生长压力6.7×103Pa，生长温度1000℃的条件下进行。重新埋入的硅层34的厚度为1.6μm，是与SOI层33的上表面实质上相同的高度。
然后，除去用作掩模的保护氧化膜61和SiN层62，结束部分SOI衬底的制造。
接着，通过众所周知的制造步骤，在所述SOI层32中形成构成逻辑电路的MOSFET，在硅层34中形成沟型存储单元。
根据所述的制造方法，就取得了图7所示的结构的半导体器件。
须指出的是，如图10所示，在填充所述台阶部63时，如果使硅层34的厚度为例如1.8μm，则硅层34的上表面变得比所述SOI层33的表面高，就得到了图8所示结构的半导体器件。
为了评价用所述方法形成的非SOI区域的电特性，在衬底面内制作112个图11所示的二极管，进行了结泄漏特性的评价。该二极管中，形成在p型半导体区域71的表面的p型阱区域72作为阳极工作，n型杂质扩散层73作为阴极工作。在所述p型阱区域72上形成了元件分离氧化膜74，经由形成在该元件分离氧化膜74的n型杂质扩散层73上的开口部，Al电极75和n型杂质扩散层73电连接。从直流电源E向所述二极管提供了反偏压，生成了耗尽层76。
这里，使形成在硅衬底31上的外延硅层34的厚度Δ4变化。
用以下的步骤生成了电特性的评价中使用的二极管。首先，通过离子注入，在1～2Ωcm的电阻率的p型硅衬底31中形成杂质浓度5.0×1017[原子/cm3]、深度约1.0μm的p型阱区域72。接着，通过离子注入，以结深度0.2μm、结面积1.0mm2，在所述p型阱区域72中形成杂质浓度1.0×1018～1.0×1020[原子/cm3]的n型杂质扩散层73。然后，通过TEOS形成元件分离氧化膜74，最后通过形成Al电极75，就形成了二极管。
作为电特性，评价了在二极管上外加了2V和4V的反偏压时的泄漏电流的有无。这时，耗尽层76分别延伸了约0.25μm和0.4μm。
首先，评价产生了泄漏电流的二极管对于所有二极管的比例。在图12和图13中表示了产生漏电流的二极管的比例。为了比较，表示了硅层34的厚度Δ4为0、0.1、0.3、0.5μm的样品。结果，关于在本发明的非SOI区域(硅层的厚度为1.6、1.8μm)中形成的二极管，产生了泄漏电流的二极管不足2％，但是关于硅层34的厚度Δ4为0～0.3μm的样品，与反偏压的大小(耗尽层宽度Δ3的大小)无关，近50％的二极管产生了泄漏电流。关于硅层的厚度Δ4为0.5μm的样品，当反偏压为2V(耗尽层宽度Δ3＝0.25μm)时，只有约2％的二极管产生了泄漏电流，而当反偏压为4V时(耗尽层宽度Δ3＝0.4μm)时，在50％二极管中产生了泄漏电流。
图14表示了泄漏电流和耗尽层宽度的关系。从本图可知如果硅层34的形成界面JS横切杂质扩散层或耗尽层，就有泄漏电流产生。图15表示了由本实验得到的硅层的厚度Δ4与泄漏电流的关系。
从以上的结果可知当形成具有非SOI区域的SOI衬底时，通过使硅层34的形成界面JS不碰到器件的杂质扩散层或耗尽层，就能抑制泄漏电流，得到电特性优异的高质量的部分SOI衬底。
图16A～16H分别表示了半导体器件的另一制造方法。本实施例是在实施例6所示的半导体器件的制造方法中，在形成了台阶部后，形成侧壁保护膜。通过形成侧壁保护膜，能抑制从在台阶部的侧壁露出的SOI层的硅的生长，有抑制在衬底表面，在非SOI区域和SOI区域的边界形成的凸起的效果。
即图16A～16D所示的步骤与所述实施例6的图9A～9D是同样的。因此，对于相同的部分采用了相同的符号，省略了详细的说明。
接着，如图16E所示，在SOI层33和硅衬底31的露出面形成氧化膜64。在氧化膜64的形成中使用了热氧化法。
接着，如图16F所示，形成侧壁保护膜65。对侧壁保护膜65使用了SiN。
接着，如图16G所示，只留下该SiN膜65的侧壁。在除去该SiN膜65并留下它的侧壁步骤中使用了各向异性蚀刻即基于等离子体的蚀刻法。然后，通过蚀刻，除去所述硅衬底31表面的氧化膜64，结束台阶部63的形成。在蚀刻中使用了损伤小的湿蚀刻。
接着，形成硅层34，使其填充台阶部63。该硅层34的成膜条件与实施例6是同样的。
然后，除去所述SOI层33的保护氧化膜61和所述SiN层，结束部分SOI衬底的制造。
然后，通过众所周知的制造步骤，在所述SOI层32中形成构成逻辑电路的MOSFET，在硅层34中形成沟型存储单元。
根据所述的制造方法，就取得了图7所示结构的半导体器件。
与实施例6同样地评价了用所述方法制造的非SOI区域的电特性。结果，在本实施例7的制造方法中，能得到产生泄漏电流的二极管不足2％的高质量的部分SOI衬底。
须指出的是，在填充所述台阶部63时，如果使硅层34的厚度为例如1.8μm，则硅层34的上表面变得比所述SOI层33的表面高，就得到了图8所示结构的半导体器件。
图18A～18G分别表示了半导体器件的又一制造方法。本实施例不通过蚀刻除去硅衬底，是重新埋入硅层的构造，该厚度比BOX层和SOI层的厚度之和还大。
即图18A和18B所示的步骤与所述实施例7的图16A和16B是同样的。因此，对于相同的部分采用了相同的符号，省略了详细的说明。
接着，如图18C所示，除去BOX层32的一部分，在该BOX层32的除去中使用了基于等离子体的湿蚀刻或基于溶液的湿蚀刻。
然后，如图18D所示，形成侧壁保护层65。对该侧壁保护层65使用了SiN。
接着，如图18E所示，除去SiN膜65，只留下侧壁。在留下侧壁的除去中使用了各向异性蚀刻，即基于等离子体的蚀刻法。
接着，如图18F所示，除去BOX层32的剩下部分，结束开口部66的形成。在该BOX层32的除去中使用了损伤小的湿蚀刻法。
接着，如图18G所示，形成硅层34，使其埋入开口部66。在所述硅层34的形成中使用了使硅选择外延生长的方法。成膜条件与实施例6、7是同样的。
然后，除去所述SOI层33的保护氧化膜61和所述SiN膜62，结束部分SOI衬底的制造。
然后，通过众所周知的制造步骤，在所述SOI层32中形成构成逻辑电路的MOSFET，在硅层34中形成沟型存储单元。
根据所述的制造方法，按照外延硅层34的厚度，就取得了图4～6所示构造的半导体器件。即如果外延硅层34的表面比SOI层33的表面还低，并且比埋入氧化物层32的上表面还高，就得到图4所示构造的半导体器件。另外，如果外延硅层的表面比SOI层33的表面还高，就得到图5所示构造的半导体器件。另外，如果外延硅层的表面比SOI层33的表面还高很多，就得到图6所示构造的半导体器件。
与实施例6、7同样地评价了用所述方法制造的非SOI区域的电特性。结果，在本实施例8的制造方法中，能得到产生泄漏电流的二极管不足2％的高质量的部分SOI衬底。
本实施例9是在上述的实施例6～实施例8的半导体器件的制造方法中，使支撑衬底(硅衬底)31的表面露出后，在形成外延硅层34之前，对露出的支撑衬底31的表面进行热处理(氢退火)。通过进行氢退火，使硅衬底31露出部的COP(晶体原生粒子)和露出部附近的BMD(体微缺陷)消失，能形成DZ(杂质吸除区)层。另外，硅衬底31和外延硅层34的界面附近的硅衬底31的氧浓度比BOX层32的正下方附近的硅衬底31的氧浓度低。
根据该制造方法，能实现更高的泄漏电流抑制效果和保持能力的进一步改善。
那些熟知此技术的人会容易地进行修改并得到附加的利益。因此，本发明的体现并不局限于这里表示和描述的特殊细节和代表实施例。因此，在不偏离于附加的权利要求和它们的等价物所定义的本发明的概念的精神和范围的前提下，可以做出各种修改。
权利要求
1.半导体器件，包含在支撑衬底的第一区域上，隔着埋入的氧化物层形成的第一半导体层；形成在所述支撑衬底的第二区域上的第二半导体层；所述支撑衬底和所述第二半导体层的界面与所述埋入氧化物层的下表面实质上处于同一平面，或位于比所述埋入氧化物层更深的位置。
2.据权利要求1所述的半导体器件，其中所述第二半导体层的上表面位于比所述支撑衬底的表面更靠上方。
3.据权利要求1所述的半导体器件，其中还具有形成在所述第一半导体层中的第一元件和形成在所述第二半导体层中的第二元件；避开所述支撑衬底和所述第二半导体层的界面形成有所述第二元件的有源区域。
4.据权利要求1所述的半导体器件，其中所述第二半导体层是外延生长层；所述支撑衬底和所述第二半导体层的界面是所述支撑衬底和所述外延生长层的界面。
5.据权利要求1所述的半导体器件，其中所述支撑衬底和所述第二半导体层的界面是所述支撑衬底和所述第二半导体层的粘合界面。
6.据权利要求1所述的半导体器件，其中所述支撑衬底和所述第一、第二半导体层分别是硅，所述埋入氧化物层是氧化硅。
7.据权利要求1所述的半导体器件，其中所述支撑衬底和所述第二半导体层的界面附近的所述支撑衬底的氧浓度比所述埋入氧化物层的正下方附近的所述支撑衬底的氧浓度低。
8.据权利要求3所述的半导体器件，其中所述第二元件包含DRAM的沟型存储单元，所述支撑衬底和所述第二半导体层的界面实质上与所述埋入氧化物层的下表面处于同一平面，并且横切所述沟型存储单元的沟电容器的颈圈氧化膜。
9.据权利要求3所述的半导体器件，其中所述第二元件包含DRAM的沟型存储单元，所述支撑衬底和所述第二半导体层的界面实质上与所述埋入氧化物层的下表面处于同一平面，并且横切所述沟型存储单元的沟电容器。
10.据权利要求3所述的半导体器件，其中所述第二元件包含DRAM的沟型存储单元，所述支撑衬底和所述第二半导体层的界面实质上与所述埋入氧化物层的下表面处于同一平面，并且横切所述沟型存储单元中的比沟电容器更深的部分。
11.据权利要求3所述的半导体器件，其中所述第二元件包含DRAM的沟型存储单元，所述支撑衬底和所述第二半导体层的界面位于比所述埋入氧化物层更深的部分，并且横切所述沟型存储单元的沟电容器。
12.据权利要求3所述的半导体器件，其中所述第二元件包含DRAM的沟型存储单元，所述支撑衬底和所述第二半导体层的界面位于比所述埋入氧化物层更深的部分，并且横切所述沟型存储单元中的比沟电容器更深的部分。
13.一种半导体器件的制造方法，包含选择性地除去在半导体衬底上隔着埋入氧化物层形成有第一半导体层的SOI衬底的所述第一半导体层和所述埋入氧化物层，使半导体衬底的一部分表面露出；在深度方向除去所述半导体衬底的露出区域；用第二半导体层埋入在深度方向除去了所述半导体衬底的区域内。
14.据权利要求13所述的半导体器件的制造方法，其中还具有在所述第一、第二半导体层中形成第一、第二元件的步骤。
15.据权利要求13所述的半导体器件的制造方法，其中在深度方向除去所述半导体衬底露出区域的步骤通过使用了溶液的湿蚀刻法进行。
16.据权利要求13所述的半导体器件的制造方法，其中用第二半导体层埋入在深度方向除去了所述半导体衬底的区域内的步骤使用外延生长法进行。
17.据权利要求13所述的半导体器件的制造方法，其中在深度方向除去所述半导体衬底露出区域的步骤之后，还具有在深度方向除去了所述半导体衬底的区域的侧壁上，形成侧壁保护膜的步骤。
18.据权利要求17所述的半导体器件的制造方法，其中所述侧壁保护膜是氮化硅。
19.据权利要求13所述的半导体器件的制造方法，其中还具有在深度方向除去所述半导体衬底露出区域的步骤之后，对所述半导体衬底的露出表面进行氢退火的步骤。
20.一种半导体器件的制造方法，包含选择性地除去在半导体衬底上隔着埋入氧化物层形成有第一半导体层的SOI衬底的所述第一半导体层和所述埋入氧化物层的一部分；在所述第一半导体层的侧壁上形成侧壁保护膜；除去所述埋入氧化物层的残存的一部分，使所述半导体衬底的表面露出；在所述半导体衬底的露出表面上形成第二半导体层。
21.据权利要求20所述的半导体器件的制造方法，其中还具有在所述第一、第二半导体层中形成第一、第二元件的步骤。
22.据权利要求20所述的半导体器件的制造方法，其中使所述半导体衬底的表面露出的步骤通过使用了溶液的湿蚀刻法进行。
23.据权利要求20所述的半导体器件的制造方法，其中形成所述第二半导体层的步骤使用外延生长法进行。
24.据权利要求20所述的半导体器件的制造方法，其中所述侧壁保护膜是氮化硅。
25.据权利要求20所述的半导体器件的制造方法，其中还具有在使所述半导体衬底的表面露出的步骤之后，对所述半导体衬底的露出面进行氢退火的步骤。
全文摘要
半导体器件具有在支撑衬底的第一区域上，隔着埋入氧化物层形成的第一半导体层；形成在所述支撑衬底的第二区域上的第二半导体层。所述支撑衬底和所述第二半导体层的界面实质上与所述埋入氧化物层的下表面处于同一平面，或位于比所述埋入氧化物层更深的部分。
文档编号H01L27/088GK1430285SQ02160880
公开日2003年7月16日 申请日期2002年12月27日 优先权日2001年12月27日
发明者永野元, 新田伸一, 亲松尚人 申请人:株式会社东芝