专利名称：具有纵向金属绝缘物半导体晶体管的半导体器件及其制造方法
技术领域：
本发明涉及一种具有纵向功率MISFET(金属绝缘物场效应晶体管)的半导体器件的基片结构及制造此基片结构的方法，其中每个MISFET具有一个形成于半导体基片上的栅极。
背景技术：
在半导体基片上形成的一个纵向功率MIS(包括MOS(金属氧化物半导体))FET中，一个漏极电流流经分别形成于半导体基片的顶表面和底表面上的源极与漏极之间。这一元件允许减少电流路径的电阻，因而经常用作功率器件。
图34显示当今在实际中使用的超结型MISFET的剖面结构。半导体基片100由一个第一半导体基片和一个包含一层外延生长层的第二半导体基片组成。用作N+漏极区101的第一半导体基片与一个漏极105接触。用作N-漏极区102的第二半导体基片被提供有第一P基区103。
与第一P基区103接触的第二P基区106被形成于第二半导体基片的表面下。参考数字107、108、109和110标示一个N源极区、一个栅极绝缘薄膜、一个栅极区和一个源极区。
P基区103和位于各P基区103之间的N-漏极区102(分别为P和N型支柱层)的宽度及这些区中所包含的P和N型杂质数量是最优地设计的。因此，如果一个反相偏压被施加于MISFET上，则P和N型支柱层被耗尽。与其他垂直MISFET比较，此结构允许减少表面电阻(on resistance)。
在美国专利申请号5216275和日本专利申请公开2000-40822中描述了用于减少表面电阻的改进的MISFET的其他已知例子。在此美国专利中，连至基区的类似支柱的P型区7(对应于说明书的图34中的103)由图2等中显示的沟组成。然而，此专利并未清楚地阐明它能够使支柱层完全耗尽和减少表面电阻。此外，后一出版物描述了使用扩散在漂移层中形成P和N层两者。然而，一个非扩散区被遗留于P和N层之间。也即，一个具有低浓度的区域被遗留于基片中。因此，在此结构中，第一或第二扩散区的最大宽度大于单层外延生长层的厚度。因此，此专利无法在基片平面方向内形成一个精细结构，因而无法用于减少表面电阻。
图34中所示结构如下形成首先，一个P型杂质扩散区被形成于一层形成于第一半导体基片上的第一外延生长层中。然后，一个P型杂质扩散区被形成于一层形成于第一外延生长层上的第二外延生长层中。此步骤被重复大约五至七层。然后外延生长层中的P型杂质被热扩散并且在深度方向内被连接在一起以便形成第一P基区103。此时邻近的P杂质扩散区必须被形成于规定距离内以便不被连接在一起。
一个具有图34中所示结构的MISFET允许通过减少P和N型支柱层的宽度以便增加杂质浓度。这允许进一步减少表面电阻。然而，为减少支柱层的宽度，必须在长度方向内将杂质扩散区102与小量扩散区连接在一起。其结果是，如图35中所示，外延生长层(102a至102k)的数量增加，因而增加制造费用。
此外，能够通过减少外延生长层的数量而降低制造费用。然而，在此情况下，扩散区120必须如图36中所示地扩大。因此，支柱层的宽度增加，及杂质浓度减少。这可以使表面电阻变坏。
本发明是在考虑到这些情况的前提下做出的。本发明的一个目的是提供一种具有漂移区结构的半导体器件，该漂移区结构在每个表现出与P型相同极性的区域(P型区)与表现出与N型相同极性的对应区域(N型区)之间具有减小的间距以及端区结构，以便形成具有精细结构的MISFET元件并且达到完全耗尽。
发明内容
根据本发明的第一方面所提供的一种半导体器件包括一层第一导电类型的半导体层和一个形成于半导体层内的扩散区，该扩散区包括交替地形成的第一导电类型的第一杂质扩散区和第二导电类型的第二杂质扩散区，该扩散区所具有的第一导电类型的第一区和第二导电类型的第二区分别由第一和第二杂质扩散区的杂质浓度所决定，其中在每个第一区与对应的第二区之间的结被形成于其中第一和第二杂质扩散区彼此重叠的部分中，以及从包含第一和第二区的一组中选出的区域在半导体层的平面方向内杂质浓度的周期小于用于组成所选区域的第一和第二杂质扩散区在半导体层的平面方向内的最大宽度。
根据本发明的第二方面提供一种用于制造半导体器件的方法，该方法包括将第一导电类型的第一杂质和第二导电类型的第二杂质注入至第一导电类型的半导体层的表面中，以及将第一和第二杂质扩散以便形成一个扩散区，该扩散区具有第一区和第二区，这些第一区和第二区由第一导电类型的第一杂质扩散区和第二导电类型的第二杂质扩散区的杂质浓度所决定，这些第一和第二杂质扩散区彼此重叠，以及从包含第一和第二区的一组中选出的区域在半导体层的平面方向内的杂质浓度的周期小于用于组成所选区域的第一和第二杂质扩散区在半导体层的平面方向内的最大宽度。
图1是一个用于显示根据本发明第一实施例的半导体器件的剖面结构的图；图2和图3是图1中所示半导体基片表面的平面图；图4和图5是其上形成图2中所示垂直MISFET的第二半导体基片的平面图；图6至9是用于阐述图1中所示第一和第二扩散层13和14及其制造方法的图；图10是用于阐述图8和9中的半导体基片中的扩散区的平面图；图11是用于显示图8和9中半导体基片的杂质浓度分布的图；图12是用于显示图8和9中半导体基片的净浓度分布的图；图13是一个用于显示根据本发明第二实施例的半导体器件的剖面结构的图；图14至16是用于阐述图13中所示第一和第二扩散层13和14及其制造方法的图；图17是用于显示图16中的半导体基片的杂质浓度分布的图；图18是用于显示图16中的半导体基片的净浓度分布的图；图19和20是用于显示在第二半导体基片2深度方向内的杂质浓度的图；图21是用于显示半导体基片的外延数与表面电阻之间关系的图；图22是一个用于显示根据本发明第三实施例的半导体器件的剖面结构的图；图23是用于阐述图22中半导体器件的杂质浓度分布的图；图24是用于阐述图22中半导体器件的净浓度分布的图；图25是一个用于显示根据本发明第四实施例的半导体器件的平面结构的图；图26是一个用于显示图25中所示半导体器件的剖面结构的图；图27是一个用于显示根据本发明第五实施例的半导体器件的平面结构的图；图28是一个用于显示图27中所示半导体器件的剖面结构的图；图29是一个用于显示根据本发明第六实施例的半导体器件的平面结构的图；图30是一个用于显示图29中半导体器件的剖面结构的图；图31是一个用于显示根据本发明第七实施例的半导体器件的平面结构的图；图32是一个用于显示图31中半导体器件的剖面结构的图；图33是一个用于显示根据本发明第七实施例的变动方案的半导体器件的平面结构的图；图34至36是一个常规垂直MISFET的剖面图；图37是一个用于显示图10中半导体器件的净剂量的图。
具体实施例方式
将参照附图描述本发明的各实施例。在以下描述中，基本上具有相同功能和配置的部件由相同参考数字标示。只当需要时才给出重复描述。
(第一实施例)参照图1至12描述第一实施例。
图1是一个用于显示根据本发明第一实施例的半导体器件的剖面结构的图。此半导体器件是一个纵向MISFET，其中PN结被形成以便在深度方向内延伸。在以下每个描述的实施例中，例如第一导电类型是N而第二导电类型是P。
如图1中所示，一个包含例如硅的半导体基片(层)10由一个半导体基片1和一个第二半导体基片2组成。第一半导体基片1具有高浓度杂质和N型导电类型。第二半导体基片2被形成于第一半导体基片1上并且具有N型导电类型和低于第一半导体基片1杂质浓度的杂质浓度。第二半导体基片2可以是例如一层单外延层。
一个N+漏极区11被形成于第一半导体基片1中。N+漏极区11连至一个形成于第一半导体基片1背面上的漏极区20。
一个与N+漏极区11接触的N-漏极区12被形成于第二半导体基片2中。一个杂质扩散区通过扩散杂质而被形成于N-漏极区12中并具有高于第二半导体基片2的杂质浓度。此杂质扩散区由第一扩散区13和形成于第一扩散区13之内的第二扩散区14组成。第一扩散区13具有与N型相同的极性。第二扩散区14具有与P型相同的极性。每个第二扩散区14的一端邻近于对应的第一扩散区13。基片平面方向内每个第一扩散区13与对应的第二扩散区14之间的结垂直于基片。
在第一和第二扩散区13和14中的N和P型杂质被混合。在杂质扩散区的每一部分中，如以下将详细地描述的，这些杂质的浓度确定了第一或第二扩散区13或14。在第一和第二扩散区13和14的各部分之间的杂质浓度存在差别。然而，就平均值而言，第二半导体基片2的杂质浓度被设为极大地低于第一和第二扩散区13和14的杂质浓度。更具体地，如此设置杂质浓度以使第二半导体基片的浓度等于或小于第一和第二扩散区13和14中的浓度的五分之一。优选地，第二半导体基片2的浓度是第一和第二扩散区中浓度的二百分之一至五分之一，更优选地为一百分之一至五分之一。
第一扩散区13中的每一个用作一个N漏极区。第二扩散区14中的每一个用作第一P基区。
第二P基区15被形成于位于相应的第一P基区(第二扩散区)14上的半导体基片10的表面上。第二P基区15连至相应的第一P基区14和通过扩散杂质而被形成。N源极区16被形成于每个P基区15之内。第一扩散区13、第二P基区15和N源极区16被从半导体基片10的主表面中暴露出来(正常时N-漏极区12由一层氧化物薄膜所钝化)。
每个栅极18通过一层栅极绝缘薄膜19例如氧化硅薄膜被形成于半导体基片10的主表面上。栅极绝缘薄膜19和栅极18覆盖第二P基区15的一部分区域和从第二P基区15延伸至N漏极区13和N源极区16的区域。源极-基极引导电极(今后称为”源极”)17被形成于半导体基片10的主表面上。每个源极17具有一个形成于P基区15上的中心部分以及相对的端中的每一个覆盖N源极区16的一部分。
图2和3是半导体基片10表面区上形成的MISFET元件的结构的平面图。在这些图中省略栅极和源极。图1是沿着图2中线I-I所取半导体器件一部分的剖面图。在图2中所示例子中，在长度方向内长的MISFET元件(在图2中是两个)被形成于半导体基片上。此外，在图3中所示例子中，MISFET元件具有基本上方形的平面形状并且以矩阵形式被安排于半导体基片10上。剖面结构与图1中所示的相同。
图4和5是用于阐述形成于第二半导体基片2中扩散区的基片表面平面图。图4对应于图2及图5对应于图3。如图4中所示，第一和第二扩散区13和14彼此邻近地被安排于组成第二半导体基片2的N-漏极区12内。邻近的第一和第二扩散区13和14在半导体基片10的平面内沿长度方向形成一个结。此外，如图5中所示，第一和第二扩散区13和14具有一个基本上方形的平面形状。第一和第二扩散区13和14在N-漏极区12的长度方向和宽度方向内被交替地安排。第二扩散区14中的每一个被第一扩散区13所包围。第二扩散区14和邻近的第一扩散区13之间的结是沿着第二扩散区14的周边形成的。
下面将参照图6至9详细地描述第一和第二扩散区13和14。图6至9阐述图1中的第一和第二扩散层13和14及其制造方法。还描述一种形成这些部分的方法。首先，如图6中所示，第二半导体基片2被形成于第一半导体基片1上。然后一层光抗蚀层36被形成于第二半导体基片2的表面上。然后使用一个光刻步骤和一个蚀刻技术以便在光抗蚀层36中形成开口，各开口的位置对应于准备形成硼注入区31的位置。这些开口的直径取决于第一和第二扩散区13和14等的宽度。合适的直径是例如大约0.3和2.0μm之间。此外，开口的合适间距是例如大约6和18μm之间。然后硼(P型杂质)离子通过这些开口被注入，其剂量Qd为2至10×1013cm-2。其结果是，硼注入区31被形成于第二半导体基片2表面的预定位置处。
然后，如图7中所示，光抗蚀层36被去除。然后一层光抗蚀层37被形成于半导体基片2表面上。然后，使用一个光刻步骤和一个蚀刻技术形成各开口，每个开口位于其中用于形成硼注入区31的各区域之间。这些开口的直径决定于第一和第二扩散区13和14等的宽度。合适的直径是例如大约0.3和2.0μm之间。此外，开口的合适间距是例如大约6和18μm之间。然后磷(N型杂质)离子通过这些开口被注入，其剂量Qd为2至10×1013cm-2。其结果是，磷注入区32被形成于第二半导体基片2表面的预定位置处。此处理步骤允许硼注入区31和磷注入区32形成于第二半导体基片2表面中以便被交替地安排。当光抗蚀层被形成时，一层薄氧化物薄膜可以被形成于光抗蚀层与硅之间。
如图8中所示，半导体基片10然后被热处理，分别在硼注入区31和磷注入区32内扩散硼和磷。其结果是，硼扩散区33和磷扩散区34被形成。此时每个结35被形成于垂直于基片的方向内对应的硼扩散区33和磷扩散区34的重叠部分的中心处。其结果是，如图9中所示，第一和第二扩散区13和14被形成。结35被形成于磷扩散区34和邻近的硼扩散区33的每个中心之间的中间位置处，以及单元间距愈小，则结35离第一和第二扩散区的中心愈近。
图10是用于阐述图8和9中所示半导体基片中的扩散区的平面图。在如图8和9中所示杂质扩散区中，P和N型杂质在区域39中彼此抵消。其结果是，N型区域21和P型区域22被交替地安排。PN结35被垂直地在基片的深度方向内形成。为描述方便，位于图10中所示半导体基片2顶部处的区域”A”中的P型区域的这些部分被显示为离开基片表面，但实际上是坐于其上的。具有高磷浓度的第一扩散区表现出与N型相同的极性。具有高磷浓度的第二扩散区14表现出与P型相同的极性。
图11和12是用于显示图8和9中所示沿着线X-X所取半导体基片的一部分中的被注入至这些图中所示半导体基片中的杂质的杂质浓度和净浓度分布的特性图。注入至半导体基片10中的硼和磷(今后集合地称为”杂质”)被扩散和表现出例如图11和12中所示杂质浓度和净浓度分布。如图11和12中所示，P型区(具有与P型相同的极性)和N型区(具有与N型相同的极性)被交替地形成。邻近的个别的硼扩散区33被连接在一起以及在半导体基片10的平面方向(今后称为”基片平面方向”)内的硼扩散区33的浓度分布(B浓度分布)具有一个周期”a”。
周期”a”基本上对应于第一或第二扩散区13或14中的杂质浓度的周期，或者扩散区13或14的节距，或者磷或硼注入区32或31之间的间距。这些描述也适用于P浓度分布。每个结35被形成于其中磷(P)浓度分布等于硼(B)浓度分布的位置。
硼注入区31和磷注入区32在例如以上所述条件下得到形成。其结果是，硼扩散区33和磷扩散区34的周期”a”小于基片沿平面方向的各个扩散区33和34的最大扩散长度(扩散宽度)。因此，一个高杂质浓度区在第一和第二扩散区13和14内广泛地延伸。
现在结合例子解释广泛地延伸的高杂质浓度区。图37显示沿着图10中线XI-XI的净剂量及实施例与现有技术之间的比较。只有P分布或N分布被显示于图中。还有，实线表现实施例和虚线显示现有技术。图中的一个具体条件是实施例中周期”a”为8μm，而在现有技术中为16μm。在这两种情况下其他条件不变。
如图37中所示，在实施例中一个其浓度为最大浓度的70％的区域(70％区域)延伸于第一和第二扩散区13和14的50％之上，而现有技术中则只有25％。而在实施例中一个其浓度为最大浓度的50％的区域(50％区域)延伸于第一和第二扩散区13和14的65％之上的情况下，现有技术中则只有40％。也即，在实施例中一个其浓度超过最大浓度的50％的区域延伸于第一和第二扩散区13和14的50％至65％之上。
根据第一实施例，使用通过离子注入和扩散而形成的杂质将第一和第二扩散区13和14形成于具有低杂质浓度的第二半导体基片2中。第一和第二扩散区13和14由第二基片2中的浓度和重叠部分所决定。因此，第一和第二扩散区13和14能够被形成得较窄而避免将互相邻近的第二扩散区14连接在一起。这用于提供一种具有减少的表面电阻的半导体器件。
根据第一实施例，第一和第二扩散区13和14中的每一个的杂质浓度的周期a小于基片平面方向内的硼扩散区33和磷扩散区34的最大扩散长度。因此，结35被形成于硼扩散区33和磷扩散区34的中心附近。其结果是，第一和第二扩散层13和14的大部分被形成于磷扩散区34和硼扩散区33的中心附近，且此部分具有一个高杂质浓度。因此，当MISFET被接通时，用于组成一条电流通道的第一扩散区13的杂质浓度是高的。这用于提供一种具有减少的表面电阻的半导体器件。此外，第一和第二扩散层13和14的窄宽度(小周期”a”)有助于使这些扩散层13和14完全耗尽。这用于提供一种具有高耐压但减小的单元间距的半导体器件。
此外，第一和第二扩散区13和14中的杂质浓度总量的平衡对于获得一个高耐压是重要的。根据现有应用，通常在外延生长期间加入一种N型掺杂剂，用于形成对应于第一扩散区13的N型杂质。另一方面，在第一实施例中，离子注入用于形成第一和第二扩散区13和14。离子注入改进了浓度的可控制性，因而即使在更精细的设计中也能够容易地保持平衡。
(第二实施例)现在参照图13至20描述第二实施例。在第一实施例中，第二半导体基片2由例如单层外延生长层或类似薄膜组成。相反，在根据第二实施例的半导体器件所具有的结构中第二半导体基片2具有多层，以及通过重复第一实施例的制造方法而将各PN结形成得更深。
图13显示根据本发明第二实施例的半导体器件的剖面结构。此半导体器件是一个垂直MISFET，其中PN结被形成为在深度方向内延伸。在第二实施例中，第二半导体基片2由多层例如包含硅的外延生长层组成。第一和第二扩散区13和14是通过在相应的各层内形成多个不同杂质扩散区并且在长度方向内将具有相同极性的杂质扩散区连接在一起而形成的。其结果是，PN结被形成为比图13中所示第一实施例中的结更深。
现在参照图14和15详细地描述第二半导体基片2和第一和第二扩散区13和14。图14和15是用于阐述第一和第二扩散区13和14的剖面图。还将描述一种用于形成这些部分的方法。在图14和15中，第二半导体基片2是通过如实施例1中所述地将单层外延层重复例如六次配置而形成的。
如图14和15中所示，第二半导体基片2由多层外延层(2a至2f)组成。这些外延层2a至2f如下所述地形成。首先，如第一实施例中所描述的，在第一外延层2a的表面区中形成硼注入区31和磷注入区32。然后在第一外延层2a上形成第二外延层2b。然后在第二外延层2b的表面区内形成硼注入区31和磷注入区32，以便在基片的长度方向内分别与第一层2a内的注入区31和32连接。随后，以上步骤被重复，直至形成第六层2f。然后使用热处理分别在每层内的磷和硼注入区中形成磷扩散区34和硼扩散区33。
热处理使第一和第二扩散层13和14在磷扩散区34和硼扩散区33中形成。PN结在垂直方向内被形成于半导体基片10中。
此外，在图14和15中，组成第二半导体基片2的单层外延生长层的厚度(在基片长度方向内杂质浓度的周期)被定义为”b”。此外，在深度方向内的P型杂质(硼)或N型杂质(磷)的扩散长度被定为”r”，以及沿基片平面方向的P型杂质或N型杂质的扩散长度(散布宽度)被定为”L”。在此情况下，在硼扩散区33或磷扩散区34的周期”a”与”b”之间的、”a”与”L”之间的以及”b”与”r”之间分别建立以下所示关系。
L＞a …(1)r＞b/2…(2)现在参照图17至20描述第二半导体基片2的扩散结构。图17是用于显示被显示于图16中的沿着线XVII-XVII所取第二半导体基片2的一部分的杂质浓度分布的特性图。第一和第二扩散区13和14以节距(周期)”a”而形成。图18是一个特性图，其中图17中所示杂质浓度分布被一个净浓度分布所替代。
图19是用于显示沿着线XIX-XIX所取第二半导体基片2的一部分的杂质浓度的特性图。在此区域中P型杂质浓度高于N型杂质浓度，及该区域显示具有与P型相同极性的第二扩散区14。
图20是用于显示沿着线XX-XX所取第二半导体基片2的一部分的杂质浓度的特性图。
在此区域中N型杂质浓度高于P型杂质浓度，及该区域表现出具有与N型相同极性的第一扩散区13。如图19和20中所示，N和P型杂质的浓度随着周期”b”的变化而变化。
下面给出第二实施例与传统例子的比较。图21是显示用于形成外延生长层的外延生长的数量(今后称为外延数)与半导体基片的表面电阻之间关系的特性图。如图21中所示，外延数影响元件的表面电阻。图21中的横轴标示外延数，而纵轴标示表面电阻Ron(mΩcm2)。Ron标示由FET的面积所归一化的表面电阻。图21中的特性曲线显示第二实施例所描述的一种方法(一种精细多外延法)中和根据图34至36中所示传统例子的一种方法(正常多外延法)中表面电阻对外延数的依赖关系。
如第一实施例中所描述的，通过将第一和第二扩散层13和14变窄，能够增加这些扩散层13和14的杂质浓度，因而能够减少表面电阻。这被显示于图21中。如此图中所示，对于相同的外延数，根据本实施例的方法允许将第一和第二扩散层13和14变窄。因此所获得的表面电阻是传统例子中获得的表面电阻的一半。该图还标示，能够只使用传统例子中的一半外延数来获得相同的表面电阻。
根据第二实施例，第二半导体基片2被配置为类似于第一实施例。因此，第二实施例产生类似于第一实施例的效果。
此外，第二实施例2具有一个结构，其中多层外延层被多次叠装在一起，还有，基片平面方向内的每个第一扩散区13或第二扩散区14的浓度周期”a”大于基片深度方向内的浓度周期”b”(单层外延层的厚度)(a＞b)。这也用于增加第一和第二扩散区13和14的杂质浓度，并且如同第一实施例，提供一种具有高耐压和减少的表面电阻的半导体器件。
此外，具有此类特性的第二半导体基片2所具有的结构中多层外延层被多次叠装在一起。因此，如果使用与传统例子中相同外延数来形成一个半导体器件，则与传统例子相比较，能够获得大约一半表面电阻。另一方面，与传统例子相比较，能够使用一半外延数获得相同的表面电阻。
(第三实施例)参照图22至24描述第三实施例。除第二实施例的结构之外，第三实施例所具有的结构中在宽度方向内进一步重复地形成扩散区。
图22显示根据本发明第三实施例的半导体器件的剖面结构，即被提供有垂直MISFET元件的半导体基片的剖面结构。如图22中所示，例如三个第二扩散区(P型区)14被形成于半导体基片2内以使每个都被夹在各第一扩散区(N型区)13之间。有可能进一步增加第二扩散区14的数量。
图23显示沿着图22中所示线XXIII-XXIII所取半导体器件的一部分的杂质浓度分布。图24显示用于标示相同部分的总浓度分布的净浓度分布。
根据第三实施例，第二半导体基片2和第一和第二扩散区13和14的结构类似于第二实施例。因此，第三实施例产生类似于第一和第二实施例的效果。
此外，根据第三实施例，形成三个或更多第二扩散区14。因此能够形成具有高密度的MISFET元件。这提供一种能够被高度集成的半导体器件。
(第四实施例)第四实施例涉及一种在第一至第三实施例中所用结构之外的结构，及旨在半导体器件的一种端结构。如上所述，根据本发明的第一至第三实施例，第二半导体基片2的浓度能够被保持于低水平。这是因为，与传统例子中使用高浓度将P型杂质注入N型半导体基片中的处理过程相反，使用低浓度将离子注入N型半导体基片中而制造N和P型支柱型扩散层。
图25显示根据本发明第四实施例的半导体器件的平面结构。图26显示沿着图25中的线XXVI-XXVI所取半导体器件的一部分的剖面结构。在图25和26中，被提供有MISFET的半导体器件的一部分具有一个类似于第二或第三实施例中的结构。此外，在图26中省略第一杂质扩散层13、N源极区16、栅极18和绝缘薄膜44和以后将描述的N+阻挡电极43。
如图25和26中所示，第一和第二扩散层13和14不是形成于半导体器件的一端附近。也即，第一和第二扩散层13和14的位置离开半导体器件的一端。例如，按照预定间隔围绕一个MISFET元件形成三个具有合适宽度的护环41。这些护环41中的每一个被形成于MISFET元件的端(即第一扩散层13的相应端和半导体器件的相应端)之间的区域(今后称为“半导体器件的端区”)内的第二半导体基片2的表面上。此外，护环41由第二导电类型的杂质扩散区所形成。
一个具有高浓度的N+抑制层42被形成于半导体器件的一端及第二半导体基片2的表面上。一个N+阻挡电极43被形成于N+抑制层42上。一层绝缘薄膜(层间薄膜)44被形成于半导体器件的端区中和第二半导体基片2的表面上。
下面描述第四实施例的效果。在半导体器件的端区内，一层耗尽层必须形成至一个合适范围以便在此区域内获得一个耐压。然而，如果一层被提供有N和P型扩散层的的半导体层(对应于本实施例中的第二半导体基片2)具有如同现有技术中的高浓度，则一层延伸至一端的耗尽层是不够的。因此，需要单独的措施来足够地延伸该耗尽层。然而，根据本应用的第一至第三实施例，第二半导体基片2的杂质浓度能够被减少。因此，有可能形成一层延伸至半导体一端的耗尽层而不需任何特殊措施。因此当在这类结构之外，如第四实施例中那样形成护环41时，能够在更大范围内形成耗尽层。
根据第四实施例，第二半导体基片2和第一和第二扩散层13和14的结构类似于第一至第三实施例。第四实施例因而产生类似于第一至第三实施例的效果。
此外，根据第四实施例，形成了不具有第一或第二扩散层13或14的端区，而具有第一和第二扩散层13和14的第二半导体基片2具有低杂质浓度。因此，一层延伸至半导体器件一端的耗尽层被形成于此区域内。这用于提供一种具有高耐压的半导体器件。此外，护环41的形成允许在更大范围内形成耗尽层。
(第五实施例)第五实施例涉及第四实施例的变动方案。
图27显示根据本发明第五实施例的半导体器件的平面结构。图28显示沿着图27中的线XXVIII-XXVIII所取半导体器件的一部分的剖面结构。如图27和28中所示，在半导体器件的端区内和第二半导体基片2的表面上形成一层具有合适数量(例如在图28中为三个)的台阶的绝缘薄膜51。绝缘薄膜的每个台阶的高度向着半导体器件的一端增加。一个场板电极52延伸于绝缘薄膜51之上。该场板电极52连至源极17或栅极18(在图28中它连至源极17)。场板电极52的一端被安排于绝缘薄膜51的例如最高的一部分上。绝缘薄膜51的台阶数量不限于三个。此外，绝缘薄膜51可以是倾斜的而不是具有台阶。
根据第五实施例，第二半导体基片2和第一和第二扩散层13和14的结构类似于第一至第四实施例。因此第五实施例产生类似于第一至第四实施例的效果。
此外，根据第五实施例，在半导体器件一端处较厚的绝缘薄膜51被形成于第二半导体基片2的表面上。此外，连至源极17或栅极18的场板电极52被形成于绝缘薄膜51上。因此电场集中于其位置更靠近场板电极52一端的绝缘薄膜51的较厚部分。绝缘薄膜具有比半导体基片例如硅更高的耐压，因而用于提供一种总体而言具有高耐压的半导体器件。
(第六实施例)如上所述，对于一个其中一层被提供有N和P型扩散层的半导体层(对应于本实施例中的第二半导体基片2)具有高浓度的半导体器件而言，要求采取措施以便足够地形成一层延伸至半导体器件一端的耗尽层。一个可能用于此目的的方法是在不用作MISFET的半导体层中形成一层杂质扩散层。
图29显示根据本发明第六实施例的半导体器件的平面结构。图30显示一种沿着线XXX-XXX所取半导体存储器件的一部分的剖面结构。如图29和30中所示，基本上为直线状的第三扩散层61和第四扩散层62被形成于第二半导体基片2中。第三扩散层61是N型，而第四扩散层62是P型。第三扩散层61和第四扩散层62到达例如位于半导体基片10一端处的N-漏极区12，并且被交替地形成。第三和第四扩散层61和62可以被形成于其中同时形成第一和第二扩散层13和14的各台阶中。因此，第三和第四扩散层61和62被配置为基本上类似于第一和第二扩散层12和13。
在如上所述地配置的半导体器件的端区内，沿着第三扩散层61和第四扩散层62之间的结形成了耗尽层。因此，沿半导体基片的平面宽度方向和深度方向，耗尽层被形成，以便对应于在其形成有第三扩散层61和第四扩散层62的位置。在此方面，第三和第四扩散层61和62的平面形状(图29中的形状)根据准备形成耗尽层的位置来决定。这些平面形状不限于图29中所示形状。
现在将描述第六实施例的效果。在本实施例中，允许将第二半导体基片2的杂质浓度保持于低水平，使用一个如第四和第五实施例中所示的一个公共结构以便获得所需耐压。然而，如果这一方法仍然无法在足够范围内形成耗尽层，则能够有效地应用第六实施例。
此外，能够减少第二半导体基片2的杂质浓度，以便比其中使用高杂质浓度将杂质扩散层形成于半导体基片中的情况更容易地控制杂质浓度。
根据第六实施例，第二半导体基片2和第一和第二扩散层13和14的结构类似于第一至第四实施例。第六实施例因此产生类似于第一至第四实施例的效果。
此外，根据第六实施例，用于形成耗尽层的第三和第四扩散层61和62使用低浓度被形成于第二半导体基片2之内。因此，能够容易地形成第三和第四扩散层61和62，以及能够在更大范围内形成耗尽层，这用于提供一种具有高耐压的半导体器件。
此外，当第一和第二扩散层13和14被形成时，能够同时形成第三和第四扩散层61和62。因此，能够使用比第四和第五实施例中所用步骤较少的制造步骤获得具有高耐压的半导体器件。
(第七实施例)第七实施例涉及第六实施例的一种变形。
图31显示根据本发明第七实施例的半导体器件的平面结构。图32显示沿着图31中的线XXXII-XXXII所取半导体器件的一部分的剖面结构。如图31和32中所示，第四扩散层62被形成于端区中的例如相应的第三扩散层61中，以便从半导体器件的中心辐射。
第三和第四扩散层61和62被形成以便满足以下等式0.5＜(S1×Qd1)/(S2×Qd2)＜1.5…(3)其中Qd1当注入离子以便形成第三扩散层61时所用杂质剂量，Qd2当注入离子以便形成第四扩散层62时所用杂质剂量，S1其中注入离子以便形成第三扩散层61的面积，及S2其中注入离子以便形成第四扩散层62的面积。
通过形成第三和第四扩散层61和62以便满足等式(3)，耗尽层从扩散层61与扩散层62之间的结处延伸出很远。因此，只要能够满足等式(3)，第三和第四扩散层61和62可以被形成为例如图33中所示点阵。此点阵不必沿着半导体器件边缘形成而可以离开它们一个合适角度而延伸。
根据第七实施例，第二半导体基片2和第三和第二扩散层13和14的结构类似于第一至第四实施例。第七实施例因此产生类似于第一至第四实施例的效果。
此外，根据第七实施例，在预定条件下，用于形成耗尽层的第三和第四扩散层61和62径向地或点阵地被形成。耗尽层能够在很大范围内被形成于端区内。这用于提供一种具有高耐压的半导体器件。
业内人员容易地知道其他的优点和修正。因此，本发明在其更广泛的意义上不限于此处所述和显示的具体细节和代表性实施例。因此，能够在不背离由所附权利要求书和它们的等效内容所定义的一般发明概念的实质和范围的情况下作出不同修改。
权利要求
1.一种半导体器件，包括一个第一导电类型的半导体层；及一个形成于半导体层内的扩散区，该扩散区包括第一导电类型的第一杂质扩散区和第二导电类型的第二杂质扩散区，该扩散区具有分别由第一和第二杂质扩散区的杂质浓度所决定的第一导电类型的第一区和第二导电类型的第二区，在第一区与第二区之间的结被形成于其中第一和第二杂质扩散区彼此重叠的一个部分中，且从包括第一和第二区的一个组中选出的区域的杂质浓度沿半导体层的平面方向的周期小于构成该选定区域的第一和第二杂质扩散区沿半导体层的平面方向的最大宽度。
2.根据权利要求1的器件，其中第一导电类型的杂质浓度超过第一区中的第一导电类型的最大杂质浓度的50％的区域延伸于第一区的50％至65％之上。
3.根据权利要求2的器件，其中第二导电类型的杂质浓度超过第二区中的第二导电类型的最大杂质浓度的50％的区域延伸于第二区的50％至65％之上。
4.根据权利要求1的器件，其中从包含第一和第二区的一组中选出的区域在半导体层的平面方向内的杂质浓度周期为6和18μm之间。
5.根据权利要求1的器件，其中该半导体层具有在半导体层的深度方向内彼此邻近的第一和第二半导体层，及第一半导体层内的扩散区内的第一和第二杂质扩散区在深度方向内分别连至第二半导体层内的第一和第二杂质扩散区。
6.根据权利要求5的器件，其中第一和第二区之间的结基本上是直线状的。
7.根据权利要求5的器件，其中r＞b/2其中b是从包含第一和第二杂质扩散区的一组中选出的一个杂质扩散区在深度方向内杂质浓度的周期，且r是半导体层的深度方向内第二杂质扩散区的扩散长度。
8.根据权利要求5的器件，其中半导体层的杂质浓度等于或小于扩散区的杂质浓度的五分之一。
9.根据权利要求8的器件，其中扩散区具有一种用于在半导体器件中形成一条电流路径的功能，及半导体器件的扩散区离开半导体层的一端。
10.根据权利要求9的器件，还包括一个形成于半导体层表面上的扩散区与半导体层一端之间用于包围扩散区的第二导电类型的第三扩散区。
11.根据权利要求9的器件，还包括一个第二导电类型的基区，被形成于半导体层表面上及连至第二扩散区；一个第二导电类型的源极区，被形成于基区上；一个源极，被提供于半导体层表面上及覆盖源极区的一部分；一个栅极，被提供于半导体层表面上及具有一层插入于它们之间的栅极绝缘薄膜并且覆盖基区、源极区和第一扩散区的一部分；一层绝缘薄膜，被提供于半导体层表面上的端区内，并且具有趋向半导体层一端而增加的高度；一个第一电极，被形成于绝缘薄膜上及连至从包含源极和栅极的一组中选出的一个电极。
12.根据权利要求9的器件，还包括一个形成于半导体层中端区内的杂质区，该杂质区在端区内形成一层耗尽层。
13.根据权利要求12的器件，其中该杂质区具有一个第四扩散区和一个第五扩散区，它们分别具有与第一和第二扩散区基本上相同的结构。
14.根据权利要求13的器件，其中第四和第五扩散区满足0.5＜(S1×Qd1)/(S2×Qd2)＜1.5其中Qd1是当注入离子以便形成第四扩散区时所用的杂质剂量，Qd2当注入离子以便形成第五扩散区时所用的杂质剂量，S1其中注入离子以便形成第四扩散区的面积，且S2其中注入离子以便形成第五扩散区的面积。
15.根据权利要求13的器件，其中第四和第五扩散区在半导体层平面内被形成为基本上直线状。
16.根据权利要求13的器件，其中第四和第五扩散区在半导体层平面内被形成为基本上径向的。
17.根据权利要求13的器件，其中第四和第五扩散区在半导体层平面内基本上形成一个晶格。
18.一种半导体器件的制造方法，包括将第一导电类型的第一杂质和第二导电类型的第二杂质注入至一个第一导电类型的半导体层的一个表面中；及将第一和第二杂质扩散以便形成一个扩散区，该扩散区具有第一区和第二区，所述第一区和第二区由第一导电类型的一个第一杂质扩散区和第二导电类型的一个第二杂质扩散区的杂质浓度所决定，所述第一和第二杂质扩散区彼此重叠，且从包括第一和第二区的一个组中选出的一个区的杂质浓度沿半导体层的平面方向的周期小于构成所述选定的区的第一和第二杂质扩散区沿所述半导体层的平面方向的最大宽度。
19.一种半导体器件的制造方法，包括将第一导电类型的第一杂质和第二导电类型的第二杂质注入一个第一导电类型的半导体层的一个表面中；在第一半导体层上形成第一导电类型的一个第二半导体层；将第一导电类型的第三杂质和第二导电类型的第四杂质分别注入位于第一和第二杂质之上的该第二半导体层的一个表面中；及将第一和第二杂质扩散以便形成一个扩散区，该扩散区具有第一区和第二区，所述第一区和第二区由第一导电类型的第一杂质扩散区和第二导电类型的第二杂质扩散区的杂质浓度所决定，第一杂质扩散区由第一和第三杂质所形成，第二杂质扩散区由第二和第四杂质所形成，所述第一和第二杂质扩散区彼此重叠，且从包括第一和第二区的一个组中选出的一个区的杂质浓度沿半导体层的平面方向的周期小于用于构成所述选定的区的第一和第二杂质扩散区沿所述半导体层的平面方向的最大宽度。
全文摘要
一种半导体器件包括一层形成于第一导电类型的半导体层内的扩散区。该扩散区包括分别为第一和第二导电类型的第一和第二杂质扩散区。该扩散区所具有的第一和第二区由第一和第二杂质扩散区的杂质浓度所决定，在第一区与第二区之间的结被形成于其中第一和第二杂质扩散区彼此重叠的部分中。第一或第二区在半导体层的平面方向内杂质浓度的周期小于用于组成第一或第二区的第一和第二杂质扩散区在半导体层的平面方向内的最大宽度。
文档编号H01L29/08GK1430289SQ02160870
公开日2003年7月16日 申请日期2002年12月27日 优先权日2001年12月27日
发明者奥村秀树, 小林仁, 土谷政信, 大泽明彦, 斋藤涉, 山口正一, 大村一郎 申请人:株式会社东芝