专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法。特别地，本发明涉及可有效应用于在同一布线衬底上安装多个半导体芯片的多芯片模块(MCM)或多芯片封装(MCP)的技术。
背景技术：
作为增加快速存储器和DRAM(动态随机存储器)等的存储器LSI(大规模集成电路)的容量的对策，已提出了在单一的封装中密封其上层叠有这种存储器LSI的各种存储器模块结构。
例如，日本特开平4-302164号公报公开了这样一种封装结构，其中，通过绝缘层以阶梯状层叠具有相同功能和相同尺寸的多个半导体芯片，并且从各半导体芯片的阶梯状部分露出的键合焊盘通过引线与封装的内部引线电连接。
另外，在日本特开平11-204720号公报中，公开了这样一种封装结构，其中，通过热压结合板在绝缘衬底上安装第1半导体芯片，通过热压结合板在第1半导体芯片上安装外形尺寸小于第1半导体芯片的第2半导体芯片，通过引线使第1半导体芯片和第2半导体芯片上的键合焊盘和绝缘衬底上的布线层电连接，并用树脂密封第1半导体芯片、第2半导体芯片和引线。
发明内容
本发明人开发了一种在一个封装中安装多个半导体芯片(以下简称为“芯片”)的多芯片模块。
根据本发明人开发的多芯片模块，具有DRAM(动态随机存储器)的芯片、具有快速存储器的芯片和具有高速微处理器(MPU超小型运算处理装置)的芯片被密封于单一的树脂封装中，其目的在于实现比具有由树脂密封的多个存储芯片的常规存储模块更加通用的系统。
另外，在这种多芯片模块中，为了减少安装面积，在三个芯片中，在封装衬底的主面上并排配置并通过倒装芯片法安装具有DRAM的芯片和具有快速存储器的芯片，而在以上两个存储芯片上层叠并按照引线键合法安装具有微处理器的第3芯片。
但是，在上述结构的多芯片模块中，如果从高密度安装的角度考虑，那么并排配置的两个存储芯片之间的间距为几十微米，因此非常狭窄；另外，在这两个存储芯片上层叠第3芯片，因此，如果用成形树脂密封这些存储芯片，就会出现成形树脂难于进入两个存储芯片之间的间隙的问题。
为了使成形树脂的热膨胀系数接近于硅芯片，通常在成形树脂中混合石英填料(silica filler)。但是，石英填料的粒子直径(例如，70-100微米)大于上述两存储芯片的间距(几十微米)，这是难于将成形树脂注入芯片与芯片之间的间隙的一个原因。
如果不在两存储芯片的间隙中填充成形树脂，就会在其中形成气穴(气孔)。由于气孔中的空气反复热膨胀，就会很大程度上以气孔为中心使成形树脂和芯片相互剥离。结果，例如，当使用回流焊技术在安装衬底上安装MCP时，就会存在出现封装裂纹的危险。
本发明的目的在于，提供一种用于改善在布线衬底上安装多个芯片并用树脂密封其主面的多芯片模块的可靠性、高密度密封化和低成本化的技术。
本发明的另一目的在于，提供一种改善在多个芯片上层叠另一芯片并用树脂密封这些芯片的多芯片模块的可靠性的技术。
本发明的又一目的在于，提供可以降低在多个芯片上层叠另一芯片并用树脂密封这些芯片的多芯片模块的制造成本的技术。
通过下表面的说明和附图，本发明的上述目的和其它目的以及新颖性特征将会变得更加明显。
下表面简述这里公开的本发明的典型方式。
根据本发明的多芯片模块包含下列部分其主面上形成多个布线和多个电极焊盘的布线衬底；安装于布线衬底的主面的第1区域中并通过多个第1凸点电极与布线电连接的第1半导体芯片；安装于布线衬底的主面的第2区域中并通过多个第2凸点电极与布线电连接的第2半导体芯片；层叠于第1半导体芯片和第2半导体芯片上并通过多个键合引线与电极焊盘电连接的第3半导体芯片；注入第1半导体芯片、第2半导体芯片和布线衬底之间的间隙中并注入第1半导体芯片和第2半导体芯片之间形成的间隙中的第1密封树脂；密封第1半导体芯片、第2半导体芯片和第3半导体芯片的第2密封树脂。
根据本发明的多芯片模块制造方法包含下列工序(a)准备下列部分长方状衬底(称为多布线衬底或多衬底)，它具有分成多个布线衬底形成区域的主面，并具有多个布线和在各个布线衬底形成区域中形成的多个电极焊盘；具有其上形成有多个第1凸点电极的主面的第1半导体芯片；具有其上形成有多个第2凸点电极的主面的第2半导体芯片；和第3半导体芯片；(b)在各个布线衬底形成区域的第1区域中配置第1半导体芯片，使得其主面与多布线衬底的主面相对，并在多个布线衬底形成区域的第2区域中配置第2半导体芯片，使得其主面与多布线衬底的主面相对，由此通过多个第1凸点电极使第1半导体芯片和多布线衬底的布线电连接，并通过多个第2凸点电极使第2半导体芯片和多布线衬底的布线电连接；(c)在第1半导体芯片、第2半导体芯片和多布线衬底之间的间隙以及在第1半导体芯片和第2半导体芯片之间形成的间隙中填充第1密封树脂；(d)在第1半导体芯片和第2半导体芯片上层叠第3半导体芯片，使得其背面与第1半导体芯片和第2半导体芯片相对，然后通过多个键合引线将第3半导体芯片和多布线衬底的电极焊盘电连接；(e)用第2密封树脂密封安装于多布线衬底的主面上的第1半导体芯片、第2半导体芯片和第3半导体芯片；(f)沿多个布线衬底形成区域的边界部分切多布线衬底，以提供分别具有安装于其主面上的第1半导体芯片、第2半导体芯片和第3半导体芯片的布线衬底。
图1是根据本发明的一个实施方式的半导体装置的平面图。
图2是根据本发明的一个实施方式的半导体装置的断面图。
图3是根据本发明的一个实施方式的半导体装置的平面图。
图4是制造根据本发明的一个实施方式的半导体装置时所用的多布线衬底的平面图。
图5是制造根据本发明的一个实施方式的半导体装置时所用的多布线衬底的平面图。
图6是图5中所示的多布线衬底的主要部分的放大平面图。
图7是图5中所示的多布线衬底的主要部分的放大断面图。
图8是图5中所示的多布线衬底的主要部分的放大平面图。
图9是多布线衬底的主要部分的放大断面图，用于说明本发明的一个实施方式的半导体装置的制造方法。
图10是多布线衬底的主要部分的放大平面图，用于说明本发明的一个实施方式的半导体装置的制造方法。
图11是多布线衬底的主要部分的放大断面图，用于说明本发明的一个实施方式的半导体装置的制造方法。
图12是多布线衬底的主要部分的放大平面图，用于说明本发明的一个实施方式的半导体装置的制造方法。
图13是制造本发明的一个实施方式的半导体装置时所用的半导体芯片的平面图。
图14是制造本发明的一个实施方式的半导体装置时所用的半导体芯片的平面图。
图15是多布线衬底的主要部分的放大断面图，用于说明本发明的一个实施方式的半导体装置的制造方法。
图16是多布线衬底的主要部分的放大断面图，用于说明本发明的一个实施方式的半导体装置的制造方法。
图17是多布线衬底的主要部分的放大平面图，用于说明本发明的一个实施方式的半导体装置的制造方法。
图18是制造本发明的一个实施方式的半导体装置所用的半导体芯片的平面图。
图19是半导体晶片的透视图，用于说明本发明的一个实施方式的半导体装置的制造方法。
图20是半导体晶片的侧面图，用于说明本发明的一个实施方式的半导体装置的制造方法。
图21是多布线衬底的放大断面图，用于说明本发明的一个实施方式的半导体装置的制造方法。
图22是多布线衬底的主要部分的放大平面图，用于说明本发明的一个实施方式的半导体装置的制造方法。
图23是多布线衬底的平面图，用于说明本发明的一个实施方式的半导体装置的制造方法。
图24是多布线衬底的主要部分的放大断面图，用于说明本发明的一个实施方式的半导体装置的制造方法。
图25是多布线衬底的主要部分的放大断面图，用于说明本发明的一个实施方式的半导体装置的制造方法。
图26是多布线衬底的主要部分的放大断面图，用于说明本发明的一个实施方式的半导体装置的制造方法。
图27是制造根据本发明的其它实施方式的半导体装置时所用的半导体芯片的平面图。
图28是多布线衬底的主要部分的放大断面图，用于说明本发明的其它实施方式的半导体装置的制造方法。
图29是多布线衬底的主要部分的放大断面图，用于说明本发明的其它实施方式的半导体装置的制造方法。
图30是多布线衬底的主要部分的放大断面图，用于说明本发明的其它实施方式的半导体装置的制造方法。
图31是多布线衬底的主要部分的放大平面图，用于说明本发明的其它实施方式的半导体装置的制造方法。
图32是多布线衬底的主要部分的放大断面图，用于说明本发明的其它实施方式的半导体装置的制造方法。
图33是多布线衬底的主要部分的放大断面图，用于说明本发明的其它实施方式的半导体装置的制造方法。
图34是多布线衬底的主要部分的放大断面图，用于说明本发明的其它实施方式的半导体装置的制造方法。
图35是多布线衬底的主要部分的放大断面图，用于说明本发明的其它实施方式的半导体装置的制造方法。
图36是多布线衬底的主要部分的放大断面图，用于说明本发明的其它实施方式的半导体装置的制造方法。
图37是多布线衬底的主要部分的放大断面图，用于说明本发明的其它实施方式的半导体装置的制造方法。
图38是根据本发明的其它实施方式的半导体装置的断面图。
图39是将图38的一部分放大后的断面图。
图40是本发明的其它实施方式的半导体装置中的引脚(端子)配置图。
图41是多布线衬底的平面图，用于说明本发明的其它实施方式的半导体装置中的试验引脚的配置。
图42是多布线衬底的平面图，用于说明本发明的其它实施方式中的地址引脚群和数据引脚群的配置。
图43是用于说明存储芯片上的地址引脚群和数据引脚群的配置的平面图。
图44是平面图，用于说明本发明的其它实施方式的半导体装置中的存储芯片的最优安装方向。
图45(a)-(c)是平面图，用于说明本发明的其它实施方式的半导体装置中的存储芯片的最优安装方向。
图46是根据本发明的其它实施方式的半导体装置的断面图。
具体实施例方式
下面，参照附图详述本发明的实施方式。在用于说明实施方式的所有附图中，具有相同功能的部分由相同的附图标记表示，并不再对其进行重复说明。
(实施方式1)图1是表示本实施方式的半导体装置的上表面的平面图，图2是该半导体装置的断面图，图3是表示该半导体装置的下表面的平面图。
本实施方式的半导体装置是在封装衬底1的主面上安装三个芯片2A，2B和2C并用成形树脂3密封这些芯片2A，2B和2C的多芯片模块(MCM)。在三个芯片2A-2C中，两个芯片2A和2B并排配置于封装衬底1的主面上，并通过在芯片2A、2B的主面上形成的多个Au凸点4与封装衬底1上的布线5电连接。即，分别按照倒装芯片法安装芯片2A和2B。
用下填树脂(密封树脂)6填充芯片2A、2B的主面(下表面)与封装衬底1的主面之间的间隙。例如，芯片2A是硅芯片，其上形成包括具有多个存储元件的存储电路的DRAM。例如，芯片2B是其上形成有快速存储器的硅芯片。
配置跨过两个芯片2A和2B的芯片2C，并通过粘合剂7使之与芯片2A和2B的上表面结合。在芯片2C的主面上形成的键合焊盘13通过多个Au引线8与封装衬底1上的键合焊盘9电连接。即，按照引线结合法安装芯片2C。例如，芯片2C是由包括根据程序而动作的处理器电路的高速微处理器(MPU超小型运算处理装置)形成的硅芯片。
其上安装有上述三个芯片2A、2B和2C的封装衬底1是以包含玻璃纤维的环氧树脂(玻璃纤维基的环氧树脂)等的通用树脂为主体构成的多层布线衬底。在其主面(上表面)、下表面上以及内部形成4-6层左右布线5。
在封装衬底1的下表面上以阵列状配置与布线5电连接的多个电极焊盘10。构成多芯片模块(MCM)的外部连接端子的焊接凸点11分别与电极焊盘10相连。例如，通过焊接凸点11在电子装置的布线衬底上安装多芯片模块(MCM)。用环氧树脂或丙烯酸树脂等的焊料抗蚀剂(绝缘膜)12涂敷封装衬底1的主面和下表面，但布线5和芯片2A、2B之间以及键合焊盘9和电极焊盘10之间的连接表面除外。
现在说明上述多芯片模块(MCM)的尺寸的一例。封装衬底1的外形尺寸为纵×横＝13mm×13mm，厚度为0.3mm。安装于封装衬底1上的各芯片2A、2B和2C的厚度分别为0.15mm。并排配置的两个芯片2A和2B的间距为20-100μm。密封芯片2A、2B和2C的成形树脂3的厚度为0.66mm，从成形树脂3的上表面到各焊接凸点11之间的距离，即多芯片模块(MCM)的安装高度为1.468mm。
下面，参照图4-26顺序说明上述本实施方式的半导体装置的制造方法。
图4-8表示制造多芯片模块(MCM)所用的长方形衬底(以下称“多布线衬底或多布线衬底100”)。其中，图4表示该多布线衬底100的主面(芯片安装面)的整体平面图，图5表示多布线衬底100的背面的整体平面图，图6是表示多布线衬底100的一部分的平面图和侧面图，图7是表示多布线衬底100的一部分的断面图，图8是表示多布线衬底100的一部分(对应于一个封装衬底的区域)的放大平面图。
多布线衬底100是用作上述封装衬底1的母体的衬底。通过沿图4和图5中所示的分切线L以格子状将多布线衬底100分切为单片，得到多个封装衬底1。图中所示的多布线衬底100在其长边方向分为6块封装衬底形成区域，在其短边方向分为3块封装衬底形成区域，从而得到3×6＝18个封装衬底1。
上述多布线衬底100是以玻璃纤维基环氧树脂等的通用树脂为主体构成的多层布线衬底。在多布线衬底100的主面上形成布线5和键合焊盘9，而在其背面形成电极焊盘10。另外，在多布线衬底100的内层形成多层布线5。通过使用便宜且通用的树脂制造封装衬底1，可以降低多芯片模块(MCM)的制造成本。
通过蚀刻贴附于多布线衬底100的两面上的Cu箔，形成多布线衬底100的主面的布线5和键合焊盘9以及其背面的电极焊盘10。在多布线衬底100的主面的布线5中，未被焊料抗蚀剂12覆盖的区域表面，即连接芯片2A和2B的Au凸点4的区域的表面镀有Ni和Au。另外，键合焊盘9和电极焊盘10的表面也镀有Ni和Au。可以使用无电解镀法进行镀层。但由于无电解镀法形成的镀层较薄，所以在键合焊盘9上连接Au引线时难于保证足够的结合强度。因此，通过与无电解镀法相比可以提供膜厚较厚的镀层的电解镀法进行上述镀Ni和镀Au。
在通过电解镀法在布线5、键合焊盘9和电极焊盘的表面上镀Ni和Au的情况下，在多布线衬底100的整个区域导电的状态下对布线5、键合焊盘9和电极焊盘10进行镀层处理，然后通过刳刨机(router)切断分切线L上的布线5，然后，对各封装衬底形成区域进行导通试验。因此，如图6和图7所示，沿多布线衬底100的主面上的分切线L留下通过用刳刨机在上述区域中切断布线5而形成的沟槽101。由于刳刨机切断了导通试验用的封装衬底之间连续形成的布线，所以可以分别进行导通试验。另外，由于多布线衬底100没有被完全切断，所以可以有利于大块成形工序以及其后的衬底搬运处理。切断的布线的端部从沟槽101的侧面露出。
如图8所示，在封装衬底形成区域的周边部分中形成围绕芯片安装区域的多个键合焊盘13。在封装衬底形成区域的4个边上沿两列配置键合焊盘13。在键合焊盘13和芯片安装区域之间形成围绕芯片安装区域的坝区(dam area)16。该坝区16是没有形成焊料抗蚀剂12的区域，并且，由于其表面高度小于坝区内侧和外侧形成了焊料抗蚀剂12的区域，因此，当在芯片2A和2B的下表面上填充下填树脂6时，坝区16可以防止下填树脂6流到封装衬底形成区域的周边部分中，即流到形成键合焊盘13的区域。
为了使用多布线衬底100制造多芯片模块(MCM)，如图9(表示对应于两个封装衬底的区域的断面图)和图10(表示对应于一个封装衬底的区域的放大平面图)所示，在多布线衬底100的主面上贴附树脂带6a。例如，由其间分散有粒径约为3μm的石英的热硬性环氧树脂形成树脂带6a。预先剪断树脂带6a，使其尺寸基本等于两个芯片(芯片2A，2B)。例如，也可以由其间分散有导电性微细粉末的各向异性导电性树脂(ACF)构成树脂带6a。作为树脂带6a，可以使用分割为尺寸基本等于各半导体芯片2A(2B)的尺寸的两个树脂带。
由于大气中的水分会浸入在大气中放置的布线衬底100，所以如果在多布线衬底100的主面上贴附树脂带6a，两者间的粘着性会下降。因此，当在衬底主面上贴附树脂带6a时，在贴附前最好烘烤多布线衬底100，以去除水分。例如，烘烤条件包括例如温度为125℃，烘烤时间为2小时。另外，如果在烘烤处理后用等离子对多布线衬底100进行处理，以使其表面活性化，可以进一步改善树脂带6a和多布线衬底100之间的粘着性。
然后，如图11和图12所示，通过面朝下结合的方式，在贴附于多布线衬底100的主面上的树脂带6a上安装两个芯片2A和2B。此时，将芯片2A和2B之间的间隙设置为20-100μm。树脂带6a中所含的石英粒子的直径约为3μm，所以即使两个芯片之间的间隙小于20μm，也可以将下填树脂6注入上述间隙中。另一方面，如果芯片2A和2B之间的间隙太宽，下填树脂6没有完全填充该间隙，就会在背面的成形工序中形成气穴(气孔)。另外，加宽芯片与芯片之间的间隙就意味着增大了各布线衬底的面积，从而妨碍高密度安装。
如图13所示，按照球状键合(ball bonding)方法，预先在其上形成DRAM的芯片2A的主面上形成Au凸点4。并且，如图14所示，以同样的方式预先在其上形成快速存储器的芯片2B的主面上形成Au凸点4。晶片过程的最终工序中形成这些Au凸点4。即，在完成通常的晶片过程后，按照球状键合方法在晶片的键合焊盘上形成Au凸点4，然后，分切晶片以得到单个芯片2A和2B。
通常，在芯片的中央配置一列DRAM的键合焊盘，但沿芯片的短边以两列配置快速存储器的键合焊盘。因此，就焊盘间距而言，DRAM的键合焊盘比快速存储器的键合焊盘窄，焊盘直径也随之减小(例如，快速存储器的端子间距为150μm，而DRAM为85μm)。因此，当在DRAM的键合焊盘上形成Au凸点4时通常使用小直径(例如直径20μm)的Au线，而当在快速存储器的键合焊盘上形成Au凸点4时通常使用大直径(例如直径30μm)的Au线。
但是，在本实施方式的多芯片模块(MCM)中，由于在两个芯片2A和2B上层叠第3芯片2C，所以必须通过使两个芯片的芯片厚度和Au凸点4的直径相等，使得芯片2A和芯片2B的安装高度相等。因此，在本实施方式中，用于在快速存储器的键合焊盘上形成Au凸点4的Au线的直径(例如直径为20μm)与用于在DRAM的键合焊盘上形成Au凸点4的Au线的直径相等。在这种情况下，当考虑焊料抗蚀剂12的厚度(例如，25μm)时，使用细的Au线而形成的Au凸点4与键合焊盘的接触面积减少，因而有可能引起接触不良。在本实施方式中，为了保证Au凸点4与键合焊盘之间的所需接触面积，采用在Au凸点4上叠置Au凸点4的多段凸点结构。
然后，如图15所示，在两个芯片2A和2B上紧压其底面平坦的加热工具(也称为加热块)102。例如，加热工具102的压力为15kg/10mm2，加热温度为235℃，从而，不仅树脂带6a溶融，下填树脂6填充芯片2A、2B与多布线衬底100之间的间隙以及芯片2A、2B之间的间隙，而且芯片2A、2B上的Au凸点4与多布线衬底100上的布线(图15中未示出)电连接在一起。形成下填树脂6是用于保护芯片2A和2B的主面(形成半导体元件和电极(键合焊盘)的表面)，用于在多布线衬底上结合芯片2A和2B，并用于保证凸点电极4和多布线衬底100上的电极焊盘之间的连接强度。
因此，在本实施方式中，通过溶融尺寸基本等于芯片2A和2B的树脂带，下填树脂6填充芯片2A、2B与多布线衬底100之间的间隙以及芯片2A、2B之间的间隙。根据这种方法，例如与使用分送器沿芯片2A和2B周围供给液态下填树脂的树脂填充方法相比，可以减少沿芯片2A和2B周围凸出的下填树脂6的量，并使得配置于芯片2A和2B周围的多布线衬底100上的键合焊盘9不被下填树脂6覆盖。
然后，如图16和图17所示，在两个芯片2A和2B上安装芯片2C。如图18所示，沿其上形成微处理器的芯片2C的主面的4个边上形成键合焊盘13。键合焊盘13的数量大于在芯片2A和2B上形成的键合焊盘的数量。因此，通过面朝下方式安装具有相对较少数量的键合焊盘的芯片，而通过面朝上方法安装具有相对较多数量的键合焊盘的芯片，从而降低布线衬底的布线密度(布线间距)和布线的分布，并可以以低成本进行高密度安装。
在各封装衬底形成区域的中心配置芯片2C，使得连接多布线衬底100和芯片2C的Au引线8在长度上尽可能一致。另外，以下面的方式在芯片2C的背面贴附预先剪断后尺寸与芯片2C相同的带状粘合剂7。如图19和图20所示，在完成通常的晶片处理后，当在晶片14的背面贴附分切带15时，使得在晶片14和分切带15之间夹持带状粘合剂7。并且在这种状态下，分切晶片14以得到芯片2C。然后，从芯片2C的背面去除分切带15，由此在芯片2C的背面保留尺寸与芯片2C相同的粘合剂7。例如，粘合剂7使用聚酰亚胺树脂系的粘合剂。
然后，在180℃的温度下在加热炉内加热多布线衬底100，时间为1小时，由此软化粘合剂7，并在芯片2A和2B上结合芯片2C。
然后，如图21和图22所示，通过Au引线8将多布线衬底100上的键合焊盘9与芯片2C上的键合焊盘13(图21和图22中未示出)连接在一起。例如，通过使用超声振动和热压结合两种方法的引线结合器进行Au引线8的连接。
然后，如图23和图24所示，将多布线衬底100容纳于成形模(未示出)中，并同时用树脂密封多布线衬底100的整个主面。成形树脂3是粒径约为70-100μm的石英分散于其中的热硬性环氧树脂。如前所述，由于预先用下填树脂6填充芯片2A、2B和多布线衬底100之间的间隙以及芯片2A和2B之间的间隙，所以不必担心当树脂密封多布线衬底100的主面时在这些间隙中形成气穴(气孔)。
然后，如图25所示，焊盘凸点11与在多布线衬底100的背面形成的电极焊盘9(图25中未示出)相连。例如，通过向电极焊盘9的表面供给低熔点Pb-Sn共晶合金的焊料球，并随后回流该焊料球，进行焊接凸点11的连接。
然后，如图26所示，沿图4和图5中所示的分切线L将多布线衬底100分切为单个片，从而完成图1-3中所示的本实施方式的多芯片模块(MCM)。当分切多布线衬底100时，使用宽度小于在多布线衬底100的分切线L中形成的各个沟槽101(图6和图7)的分切刀片。通过这样做，成形树脂3覆盖封装衬底1的侧面的一部分(见图2)，使得从封装衬底1的侧面浸入内部的水分的量降低，并由此提高多芯片模块(MCM)的可靠性。例如，通过焊接凸点11在印刷电路板(PCB)等的安装用衬底上安装单个的多芯片模块(MCM)。
(实施方式2)下面，参照图27-34顺序说明本实施方式的半导体装置的制造方法。
在上面的实施方式1中，在其上形成了DRAM的芯片2A的主面以及在其上形成快速存储器的芯片2B的主面上，形成Au凸点4。但是在本实施方式中使用焊接凸点20代替Au凸点4。
图27是表示其上形成DRAM的芯片2A的主面上形成焊接凸点20的状态的平面图。如该图所示，在芯片2A的主面上以阵列状配置焊接凸点20。通过称为再布线的Cu布线21将键合焊盘13和焊接凸点20电连接在一起。Cu布线21用作将键合焊盘13的间距变换为焊接凸点20的间距的内插器(interposer)，这样使得焊接凸点20的间距比键合焊盘13宽，使得无须用昂贵的逐步构建(build-up)的衬底作为封装衬底1，并且可以使用布线5的间距较宽且便宜的树脂衬底。
在晶片处理的最终工序中形成Cu布线21和焊接凸点20。即，在芯片的表面保护膜上形成聚酰亚胺等的有机绝缘膜后，通过诸如电解镀法在该有机绝缘膜上形成Cu布线21。通过键合焊盘13上的有机绝缘膜中形成的通孔，将Cu布线21和键合焊盘13电连接在一起。通过丝网印刷方法将焊料糊印刷到Cu布线21的一端，然后加热晶片以溶融焊料糊，形成焊接凸点20。例如，由包含2wt％的Sn的Pb-Sn合金(液相线温度320-325℃)构成焊接凸点20。虽然未示出，但也以相同的方式在其上形成快速存储器的芯片2B的主面上形成Cu布线21和焊接凸点20。
然后，如图28所示，将芯片2A和2B置于多布线衬底100的各个封装衬底形成区域中，然后在电炉内将多布线衬底100加热到340℃，以使焊接凸点20回流，由此将芯片2A和2B上的焊接凸点20与多布线衬底100上的布线5电连接在一起。
然后，如图29所示，在两个芯片2A和2B上安装芯片2C。和实施方式1中一样，使用贴附于芯片2C的背面的粘合剂7进行芯片2C与芯片2A、2B的结合。
然后，如图30和图31所示，通过Au引线8将多布线衬底100上的键合焊盘9与芯片2C上的键合焊盘13电连接在一起。和实施方式1中一样，例如，通过使用超声振动和热压结合两种方法的引线结合器进行Au引线8的连接。
然后，如图32所示，使用分送器等向芯片2A和2B的周边部分中供给液态下填树脂6，然后加热并固化该液态下填树脂6，从而在芯片2A、2B和多布线衬底100之间的间隙中以及芯片2A和2B之间的间隙中填充下填树脂6。由于液态下填树脂的流动性较高，并且其中添加的石英填料的粒子直径(约为3μm)小于芯片2A和2B之间的间隙(约为20-100μm)，所以在芯片与芯片之间的间隙中可以完全填充下填树脂6。
另外，在本实施方式中，当将液态下填树脂6供给到芯片2A和2B的周边部分中时，它也被供应给封装衬底形成区域的周边部分中，以由下填树脂6覆盖键合焊盘13的表面。对于下填树脂6来说，不必完全覆盖所有的键合焊盘13的表面。如果在这种状态下固化下填树脂6，就会通过下填树脂6固定与键合焊盘13的表面连接的Au引线8的一端部分，从而提高键合焊盘13和Au引线8之间的连接可靠性。另外，由于在填充下填树脂6之前完成引线结合过程，所以下填树脂6可以避免在衬底上形成的电极焊盘受到污染。
然后，如图33所示，将多布线衬底100容纳于成形模(未示出)中，并同时用树脂密封多布线衬底100的整个主面。成形树脂3是粒径约为70-100μm的石英分散于其中的热硬性环氧树脂。前已述及，由于预先用下填树脂6填充芯片2A、2B和多布线衬底100之间的间隙以及芯片2A和2B之间的间隙，所以不必担心当树脂密封多布线衬底100的主面时在这些间隙中形成气穴(气孔)。并且，在本实施方式中，由于通过下填树脂6将Au引线8的一端部分固定于键合焊盘13的表面上，所以可以确保防止在将溶融的成形树脂3注入成形模时所产生的压力导致Au引线出现断线。
然后，如图34所示，焊接凸点11与在多布线衬底100的背面上形成的电极焊盘10连接。虽然未示出，但也以与实施方式1相同的方式通过切断多布线衬底100完成本实施方式的多芯片模块(MCM)。
(实施方式3)下表面，参照图35-37逐步说明本实施方式的半导体装置的制造方法。
首先，如图35所示，将芯片2A、2B上的焊接凸点20和多布线衬底100上的布线5电连接在一起，然后通过粘合剂7在两个芯片2A和2B上安装芯片2C，然后通过Au引线8将多布线衬底100上的键合焊盘9与芯片2C上的键合焊盘13连接在一起。这些工序与上面所述的实施方式2中的图27-31所述的工序相同。
然后，如图36所示，将多布线衬底100容纳于成形模(未示出)中，并同时用树脂密封多布线衬底100的整个主面。此时，在本实施方式中，与上述实施方式1和实施方式2中所用的下填树脂6相同，使用其中添加了粒径约为3μm的石英填料的成形树脂3。添加到成形树脂3中的石英填料的粒子直径小于芯片2A和2B之间的间隙(约20-100μm)，使得芯片2A、2B和多布线衬底100之间的间隙中，以及芯片2A和2B之间的间隙中，可以充分填充成形树脂3。与实施方式1和实施方式2中所用的其中添加粒径约为3μm的石英的成形树脂3相比，该成形树脂成本较高，但它可以省去在芯片2A、2B和多布线衬底100之间的间隙中以及芯片2A和2B之间的间隙中填充下填树脂6的工序。
然后，如图37所示，以与实施方式1和实施方式2相同的方式将焊接凸点11和多布线衬底100的背面的电极焊盘9连接。然后，虽然未示出，但也以与实施方式1和实施方式2相同的方式通过切断多布线衬底100完成本实施方式的多芯片模块(MCM)。
(实施方式4)图38是表示本实施方式的半导体装置的断面图，图39是表示图38的一部分的放大断面图。
本实施方式的半导体装置是这样一种多芯片模块(MCM)，其中，在封装1的主面上安装其上形成DRAM的芯片2A，在芯片2A上层叠其上形成高速微处理器(MPU)的芯片2C，并用成形树脂3密封两个芯片2A和2C。
下层芯片2A通过在封装衬底1的主面上形成的Au凸点4与封装衬底1上的布线5电连接。即，按照倒装芯片法安装芯片2A。用下填树脂6填充芯片2A的主面(下表面)和封装衬底1的主面之间形成的间隙。
上层芯片2C通过粘合剂7与芯片2A的上表面结合。芯片2C的主面上形成的键合焊盘13通过多个Au引线8与封装衬底1上的键合焊盘9电连接。即，按照引线结合法安装芯片2C。
在安装上述两个芯片2A和2C的封装衬底1的下表面上以阵列状配置与布线5电连接的多个电极焊盘10，并且构成多芯片模块(MCM)的外部连接端子(引脚)的焊接凸点11分别与电极焊盘10连接。由环氧树脂或丙烯酸树脂等的焊料抗蚀剂12涂敷封装衬底1的主面和下表面，但布线5和芯片2A之间的连接部分以及键合焊盘9和电极焊盘10的表面除外。
如图13所示，其上形成有DRAM的芯片2A具有长方形的平面形状，并且在芯片2A的主面的中心配置一列多个Au凸点4。另外，如图18所示，其上形成有微处理器的芯片2C具有大致四方形的平面形状，并且沿芯片2C的主面的4个边形成键合焊盘13。在芯片2C上形成的键合焊盘13的数量大于在芯片2A上形成的键合焊盘(Au凸点4)的数量。
前已述及，对于键合焊盘的数量少而键合焊盘的最小间距大的芯片2A以及键合焊盘的数量多而键合焊盘的最小间距小的芯片2C，当将其中一个层叠于另一个上时，用Au凸点4以面朝下方式安装键合焊盘的最小间距大的芯片2A，而通过引线结合以面朝上方式安装键合焊盘的最小间距小的芯片2C。这样做容易满足对于封装衬底1的布线密度的要求，并可以使用低成本的衬底作为封装衬底1并提供低成本且容许高密度安装的封装。
如图39所示，当在上述具有长方形的平面形状的芯片2A上层叠具有大致四方形的平面形状的芯片2C时，有时会出现上层芯片2C的周边部分从下层芯片2A的周边部分向外凸出的情况(外伸)。
此时，如果上层芯片2C的外伸量较多，那么当在形成于该芯片2C的周边部分中的键合焊盘13上键合Au引线13时，芯片2C在施加于芯片2C的周边部分的载荷的作用下可能会出现破裂。作为对策，可以考虑采用这样一种方法，即，增加注入下层芯片与衬底之间的间隙的树脂的量，以使得芯片2C的周边部分正下方也填充树脂(日本特开2000-299431号公报)。根据这种方法，由于由树脂支撑芯片2C的周边部分，所以在引线结合时即使在上层芯片2C的周边部分上施加载荷，也可以防止芯片2C的破裂。
但是，根据上述对策，由于从下层芯片2A到其外缘的下填树脂6的外伸量受该树脂供给量的控制，所以很难精确控制外伸量。特别是，如果由于下填树脂6的过剩外伸而使封装衬底1的主面的键合焊盘受到污染，那么在其后的引线结合工序中，可能在键合引线和键合焊盘9之间出现接触不良。为了解决这种问题，即，为了防止即使带有过剩外伸的下填树脂6的键合焊盘9也不会受到污染，而设法保证从配置上层芯片2C的键合焊盘13的区域到键合焊盘9之间有足够的距离，那么这种想法会导致封装衬底1的大型化进而导致MCM的大型化，这是不希望看到的。
在本实施方式中，如图39所示，为了即使在下填树脂6的外伸量有所不同时也可避免键合焊盘9受到污染，采用这样一种结构，即，在上层芯片2C伸出下层芯片2A以外的情况下，下填树脂6的键合焊盘13不支撑上层芯片2C的键合焊盘13。并且，为了避免在引线结合工序中上层芯片2C出现破裂，将上层芯片2C的未被支撑部分的长度(h)的值设置为不大于1.5mm，优选不大于1mm。
图40是根据本实施方式的多芯片模块(MCM)的引脚(端子)的配置图。
本实施方式的多芯片模块(MCM)中所用的封装衬底1与用于安装其上形成高速微处理器(MPU)的单个芯片2C而设计的封装衬底具有共用的引脚配置。因此，在图40所示的引脚之中，通过共用布线5将控制引脚(对于CASL、RASL、CS3、RDWR、WE1、WE0，以下均称为“C”)、地址引脚(A0-A14以下均称为“A”)和数据引脚(D0-D15以下均称为“D”)连接在一起。
另外，在通过安装除芯片2C以外的芯片2A而构成多芯片模块(MCM)的情况下，对于封装衬底1来说，除了须设置用于测试芯片2C的电学特性的引脚外，还必须设置用测试芯片2A的特性的引脚(DRAM的场合为2个)。因此，在本实施方式中，如图41所示，仅在芯片安装区域下表面配置芯片2A的试验引脚11t。
在这种情况下，如果仅在封装衬底1的中心附近配置试验引脚11t，那么与试验引脚相连的布线5就会变得较长，使得封装衬底1的布线设计变得困难。另一方面，为了使与试验引脚11t相连的布线5的长度变得最短，如果在配置了其它引脚(焊接凸点11)的区域附近配置试验引脚11t，那么其它引脚(焊接凸点11)和试验引脚11t之间的距离就会变得较短，使得与邻近于试验引脚11t的其它引脚相连的布线5的布局就变得比较困难；在这种情况下，用于安装MCM的安装衬底的布线设计就变得困难。
为了解决上述问题，如图41所示，不应在配置了其它引脚(焊接凸点11)的区域附近配置试验引脚11t，但优选将试验引脚以一列配置在其它引脚的内侧。在其它引脚(焊接凸点11)中有两个以上非连接引脚的情况下，可以在配置了非连接引脚的区域中配置试验引脚11t。
因此，通过使用与为了安装其上形成有高速微处理器的单个芯片2C而设计的封装衬底具有相同的引脚布局(试验引脚11t除外)的封装衬底1，构成多芯片模块(MCM)。使用这种结构，就可以降低封装衬底1的设计成本，并可以改善封装衬底1的易处理性。
图42表示封装衬底1上的地址引脚(A)群和数据引脚(D)群的配置。在该图中，在用于安装具有大量引脚的芯片2C的封装衬底1中，与高速微处理器(MPU)相同，一般地址引脚(A)和数据引脚(D)分别集中于特定的区域，并且地址引脚(A)群和数据引脚(D)群相邻配置，那么，例如当封装衬底1与外部存储芯片相连时，就可以缩短布线长度。
另一方面，如图43所示，在其上形成DRAM的芯片2A中，一般将地址引脚(A)群设置在芯片2A沿长度方向的一端侧，而将数据引脚(D)群设置在另一端侧。
因此，在如本实施方式那样在芯片2A上层叠2C而构成多芯片模块(MCM)的情况下，优选对芯片2A的方向进行布局，以使封装衬底1上的地址引脚(A)群和芯片2A上的地址引脚(A)群相邻配置，并使封装衬底1上的数据引脚(D)群与芯片2A上的数据引脚(D)群相邻配置，如图44所示。
这样，对于用于连接封装衬底1的地址引脚(A)群与芯片2A的地址引脚(A)群的布线5群，和用于连接封装衬底1的数据引脚(D)群与芯片2A的数据引脚(D)群的布线5群，可以防止两者相互交叉，从而使封装衬底1的布线设计变得容易。
图45(a)-(c)表示封装衬底1上的地址引脚(A)群和数据引脚(D)群的布局例子，其中，由符号(D＞A)标明的区域表示主要配置数据引脚(D)的区域，而由符号(A＞D)标明的区域表示主要配置地址引脚(A)的区域。在这些例子中，如果使其上形成有DRAM的芯片2A如图配向，那么，对于用于连接封装衬底1的地址引脚(A)群与芯片2A的地址引脚(A)群的布线5群，和用于连接封装衬底1的数据引脚(D)群与芯片2A的数据引脚(D)群的布线5群，就可以防止两者在封装衬底1上相互交叉。
在本实施方式的多芯片模块(MCM)中，在其上形成有DRAM的芯片2A上层叠芯片2C，并且在通过在其上形成有快速存储器的芯片2B上层叠芯片2C而构成多芯片模块(MCM)的情况下，例如如图14所示，优选地，对芯片2B的方向按与上述相同的方式进行布局。
更加具体而言，一般在如图14所示的其上形成有快速存储器的芯片2B中，沿相对的两个短边中的一个短边设置地址引脚(A)群，并沿另一短边设置数据引脚(D)群。因此，在这种情况下，使芯片2B配向，以使封装衬底1的地址引脚(A)群和芯片2B的地址引脚(A)群相邻配置，并使封装衬底1的数据引脚(D)群和芯片2B的数据引脚(D)群相邻配置。那么，对于用于连接封装衬底1的地址引脚(A)群与芯片2B的地址引脚(A)群的布线5群，和用于连接封装衬底1的数据引脚(D)群与芯片2B的数据引脚(D)群的布线5群，就可以防止两者在封装衬底1上相互交叉。
另外，在其上形成DRAM的芯片2A和其上形成快速存储器的芯片2B上都层叠其上形成微处理器(MPU)的芯片2C的情况下，与上述实施方式1的多芯片模块(MCM)相同，有时会出现作为MPU芯片2C的基座的两个芯片2A和2B的中心与封装衬底1的中心不一致的情况。通常，当在布线衬底上层叠芯片时，待层叠的芯片的中心与作为基座的芯片中心对准。但是，如果为了与作为基座的芯片的中心对准，而使与DRAM芯片2A和快速芯片2B相比引脚数量较多而最小键合焊盘间距较小的MPU芯片2C偏离模块衬底1的中心，就会出现键合引线长度不均的问题。
即，与MPU芯片2C连接所需的模块衬底1上的键合焊盘9的数量非常多，所以通过沿模块衬底1的外缘配置键合焊盘9，可以保证键合焊盘9的所需间距。但是，MPU芯片2C从模块衬底1的偏离程度越大，沿MPU芯片2C的外缘配置的键合焊盘13与模块衬底1上的键合焊盘9之间的距离就会越不均匀，使得键合引线8的长度不均，那么，特别对于键合引线8的较长部分，在用树脂密封时可能会出现布线变形以及短路等的问题。
为了解决这些问题，并且为了在MPU芯片2C与模块衬底1没有对准的情况下，使得键合焊盘13和键合焊盘9之间的距离变得均匀，必须缩短键合焊盘9的间距，使得键合焊盘9落到模块衬底1的主面上，或者增加模块衬底1的尺寸，使得可以在其上配置所有的键合焊盘9。
因此，当在配置于偏离衬底的中心的位置上的芯片2A和2B上配置芯片2C时，如果芯片2C上的引脚与芯片2A和2B相比数量较多，且如果必须缩短与芯片2C对应的键合焊盘9的间距，那么应该层叠芯片2C，以使其中心接近封装衬底1的中心，而不是接近芯片2A的中心。
虽然在上述实施方式的基础上对本发明进行了具体说明，但勿庸置疑，本发明并不仅限于上述实施方式，在不背离本发明的精神的范围内可以做各种各样的变化。
例如，在将其上形成DRAM的单个芯片2A与其上形成MPU的单个芯片2C组合在一起而构成多芯片模块(MCM)的情况下，例如如同上述实施方式4，应采用如图46所示的方法，其中，在封装衬底1的主面上并排配置其上形成DRAM的单个芯片2A和伪芯片(dummy chip)2D，并且在两个芯片2A和2D上层叠芯片2C。在这种情况下，例如，通过分切不是由集成电路形成的镜面抛光晶片，并使其厚度等于芯片2A的厚度与Au凸点4的和，形成伪芯片2D。例如，当上层芯片2C的外径比下层芯片2A大很多时，以及不能将当图39中所述的上层芯片2C的外伸量的值设置为不小于1.5mm时，这种安装方法是有效的。
通过倒装芯片法安装在封装衬底上的芯片并不仅限于DRAM单独，或快速存储器单独，或者DRAM和快速存储器的组合。可以对各种存储芯片任意组合，诸如DRAM相互组合，快速存储器相互组合，或DRAM或快速存储器与SRAM(静态随机存取存储器)的组合。另外，对于在存储器上层叠的芯片，并不限于微处理器或ASIC，但必须使用用间距小于存储芯片的LSI形成的芯片。并且，在封装衬底上安装的芯片的数量也不限于两个或三个。
在封装衬底上可以安装芯片以外的电容和电阻等的其它小型电子部件。例如，通过沿存储芯片的外缘安装芯片电容，可以降低驱动存储芯片时所产生的噪音并由此实现高速动作。
并且，在不背离本发明的精神的范围内可以进行各种设计修改，诸如使用逐步构建的衬底作为安装芯片的衬底，或在封装衬底的一部分中附加散热用的散热帽。
根据本发明的一优选实施方式，可以改善在多个芯片上层叠其它芯片并用树脂密封这些芯片的多芯片模块的可靠性。
根据本发明的其它优选实施方式，可以降低在多个芯片上层叠其它芯片并用树脂密封这些芯片的多芯片模块的制造成本。
权利要求
1.一种半导体装置的制造方法，其特征在于包括下列工序(a)制备其主面上具有多个布线的布线衬底；(b)制备其主面上分别具有多个半导体元件和多个电极的第1半导体芯片和第2半导体芯片；(c)通过多个第1凸点电极在布线衬底的主面上安装第1半导体芯片，使得其主面与布线衬底的主面相对；(d)通过多个第2凸点电极在布线衬底的主面上安装第2半导体芯片，使得其主面与布线衬底的主面相对，并使得第1半导体芯片的一个侧面和第2半导体芯片的一个侧面相邻；(e)用第1树脂填充由第1半导体芯片和第2半导体芯片的相邻的一个侧面以及布线衬底的主面规定的区域；以及(f)在工序(e)后，用第2树脂密封第1半导体芯片和第2半导体芯片。
2.根据权利要求1的方法，其特征在于，在工序(c)和工序(d)中，使用设置在布线衬底的主面与第1半导体芯片和第2半导体芯片的主面之间的带状树脂将第1半导体芯片和第2半导体芯片结合在一起，并且工序(e)中用的第1树脂是带状树脂的一部分。
3.根据权利要求1的方法，其特征在于在工序(e)之后且工序(f)之前，还包括在第1半导体芯片和第2半导体芯片上层叠第3半导体芯片，使得覆盖所述由第1半导体芯片和第2半导体芯片的相邻的一个侧面以及布线衬底的主面规定的区域的工序。
4.根据权利要求1的方法，其特征在于在工序(e)之后且工序(f)之前，还包含在第1半导体芯片和第2半导体芯片上层叠第3半导体芯片的工序，第3半导体芯片在其主面上具有多个半导体元件和多个电极，并且在层叠于第1半导体芯片和第2半导体芯片上时，使得其背面与第1半导体芯片和第2半导体芯片的背面相对，上述布线衬底还具有用于与第3半导体芯片的多个电极电连接的电极焊盘，所述电极焊盘配置于第1半导体芯片和第2半导体芯片的周围，并且还包含通过键合引线使布线衬底的多个电极焊盘和第3半导体芯片的多个电极相互连接的工序。
5.一种半导体装置的制造方法，其特征在于包含下列工序(a)制备其主面上具有多个布线的布线衬底；(b)制备其主面上具有多个半导体元件和多个凸点电极的第1半导体芯片和其主面上具有多个半导体元件和多个电极的第2半导体芯片；(c)通过多个凸点电极在布线衬底的主面上安装第1半导体芯片，使得其主面与布线衬底的主面相对，并通过带状树脂将第1半导体芯片的主面和布线衬底的主面相互结合在一起；(d)在第1半导体芯片上层叠第2半导体芯片，使得第1半导体芯片的背面与第2半导体芯片的背面相对；(e)通过多个键合引线将布线衬底的多个布线和第3半导体芯片的多个电极相互连接；以及(f)用树脂密封第1半导体芯片、第2半导体芯片和多个键合引线，上述布线衬底还具有配置于第1半导体芯片周围的多个电极焊盘，并且，上述多个键合引线的一端部与布线衬底的相对应的多个电极焊盘连接。
6.一种半导体装置的制造方法，其特征在于包含下列工序(a)制备其主面上具有多个布线的布线衬底；(b)制备其主面具有多个半导体元件和多个第1凸点电极的第1半导体芯片、其主面具有多个半导体元件和多个第2凸点电极的第2半导体芯片、和其主面具有多个半导体元件和多个电极的第3半导体芯片；(c)通过多个第1凸点电极在布线衬底的主面上安装第1半导体芯片，使得其主面与布线衬底的主面相对，并且通过带状粘合剂将第1半导体芯片的主面与布线衬底的主面结合在一起；(d)通过多个第2凸点电极在布线衬底的主面上安装第2半导体芯片，使得其主面与布线衬底的主面相对，并且第1半导体芯片和第2半导体芯片的一个侧面相邻，并通过带状树脂将第2半导体芯片的主面与布线衬底的主面结合在一起；(e)在工序(d)之后，以加热块与第1半导体芯片和第2半导体芯片的背面保持接触的状态，沿布线衬底的主面方向对所述加热块加压；以及(f)在工序(e)之后，在第1半导体芯片和第2半导体芯片上层叠第3半导体芯片，使得第1半导体芯片和第2半导体芯片的背面与第3半导体芯片的背面相对。
7.一种半导体装置的制造方法，其特征在于包含下列工序(a)制备其主面上具有多个布线和多个电极焊盘的布线衬底；(b)制备其主面具有多个半导体元件和多个凸点电极的第1半导体芯片、其主面具有多个半导体元件和多个电极的第2半导体芯片；(c)通过多个凸点电极在布线衬底的主面上安装第1半导体芯片，使得其主面与布线衬底的主面相对；(d)在第1半导体芯片上层叠第2半导体芯片，使得第1半导体芯片的背面和第2半导体芯片的背面相对；(e)通过多个键合引线将布线衬底的多个电极焊盘和第2半导体芯片的多个电极相互连接；(f)在工序(e)之后，在第1半导体芯片的主面和布线衬底的主面之间填充第1树脂；以及(g)在工序(f)之后，用第2树脂密封第1半导体芯片、第2半导体芯片和多个键合引线。
8.一种半导体装置，其特征在于包括(a)其主面具有多个布线和多个电极焊盘的四方形的布线衬底；(b)其主面具有多个半导体元件和多个电极的四方形的第1半导体芯片，通过多个第1凸点电极在布线衬底的主面上安装所述第1半导体芯片，使得其主面与布线衬底的主面相对；(c)其主面具有多个半导体元件和多个电极的四方形的第2半导体芯片，通过多个第2凸点电极在布线衬底的主面上安装所述第2半导体芯片，使得其主面与布线衬底的主面相对且其一个侧面与第1半导体芯片的一个侧面相邻；(d)其主面具有多个半导体元件和多个电极的第3半导体芯片，在第1半导体芯片和第2半导体芯片上层叠所述第3半导体芯片，使得其背面与第1半导体芯片和第2半导体芯片的背面相对；(e)用于将布线衬底的多个电极焊盘和第3半导体芯片的多个电极电连接在一起的多个键合引线；以及(f)用于密封第1半导体芯片、第2半导体芯片和第3半导体芯片以及多个键合引线的树脂构件，且在第1半导体芯片和布线衬底的第1边之间以及第2半导体芯片和布线衬底的与第1边相对的第2边之间设置布线衬底的多个电极焊盘，第1半导体芯片和第2半导体芯片的一个相邻的侧面之间的距离小于第1半导体芯片和布线衬底的第1边之间的距离以及第2半导体芯片与布线衬底的第2边之间的距离。
9.一种半导体装置，其特征在于包括(a)其主面上具有多个布线和多个电极焊盘的布线衬底；(b)其主面具有多个半导体元件和多个电极的第1半导体芯片，通过多个凸点电极在布线衬底的主面上安装所述第1半导体芯片，使得其主面与布线衬底的主面相对；(c)其主面具有多个半导体元件和多个电极的第2半导体芯片，在第1半导体芯片上层叠所述第2半导体芯片，使得其背面与第1半导体芯片的背面相对；(d)用于将布线衬底的多个电极焊盘和第2半导体芯片的多个电极电连接在一起的多个键合引线；以及(e)用于密封第1半导体芯片和第2半导体芯片以及多个键合引线的树脂构件，且第1半导体芯片的多个电极之间的间距大于第2半导体芯片的多个电极之间的间距。
10.一种半导体装置，其特征在于包含下列部件(a)其主面上具有多个布线和多个电极焊盘的布线衬底；(b)其主面具有多个半导体元件和多个电极的第1半导体芯片，通过多个凸点电极在布线衬底的主面上安装所述第1半导体芯片，使得其主面与布线衬底的主面相对；(c)其主面具有多个半导体元件和多个电极的第2半导体芯片，在第1半导体芯片上层叠所述第2半导体芯片，使得其背面与第1半导体芯片的背面相对；(d)用于将布线衬底的多个电极焊盘和第2半导体芯片的多个电极电连接在一起的多个键合引线；以及(e)用于密封第1半导体芯片和第2半导体芯片以及多个键合引线的树脂构件，且多个凸点电极之间的间距大于第2半导体芯片的多个电极之间的间距。
11.一种半导体装置的制造方法，包含下列工序(a)制备多布线衬底、其主面具有多个第1凸点电极的第1半导体芯片、其主面具有多个第2凸点电极的第2半导体芯片、和第3半导体芯片，所述多布线衬底具有分成多个布线衬底形成区域的主面，而在上述多个布线衬底形成区域的每一个中形成多个布线和多个电极焊盘；(b)在上述多个布线衬底形成区域的每一个的第1区域中设置第1半导体芯片，使得其主面与多布线衬底的主面相对，在上述多个布线衬底形成区域的每一个的第2区域中设置第2半导体芯片，使得其主面与多布线衬底的主面相对，由此通过多个第1凸点电极将第1半导体芯片和多布线衬底的布线电连接在一起，并通过多个第2凸点电极将第2半导体芯片和多布线衬底的布线电连接在一起；(c)在第1半导体芯片、第2半导体芯片和多布线衬底之间的间隙以及第1半导体芯片和第2半导体芯片之间的间隙中填充第1树脂；(d)在第1半导体芯片和第2半导体芯片上层叠第3半导体芯片，使得其背面与第1半导体芯片和第2半导体芯片相对，然后通过多个引线将第3半导体芯片和多布线衬底的电极焊盘电连接在一起；(e)用第2密封树脂密封在多布线衬底的主面上安装的第1半导体芯片、第2半导体芯片和第3半导体芯片；以及(f)通过沿多个布线衬底形成区域的边界部分分切多布线衬底，来获得布线衬底，每个布线衬底具有安装于其主面上的第1半导体芯片、第2半导体芯片和第3半导体芯片。
12.根据权利要求11的方法，其特征在于，沿各个布线衬底形成区域的边界部分分别形成沟槽。
13.根据权利要求12的方法，其特征在于，在工序(f)中分切多布线衬底的边界部分时，以小于沟槽的宽度的宽度分切沟槽的内侧。
14.根据权利要求1的方法，其特征在于，第1树脂包含第1石英填料，所述第1石英填料的粒子直径小于第1半导体芯片和第2半导体芯片的相邻的一个侧面之间的距离，并且第2树脂包含第2石英填料，所述第2石英填料的粒子直径大于第1半导体芯片和第2半导体芯片的相邻的一个侧面之间的距离。
15.根据权利要求1的方法，其特征在于，第1树脂不包含作为添加剂的任何填料，并且第2树脂包含石英填料，所述石英填料的粒子直径大于第1半导体芯片和第2半导体芯片的相邻的一个侧面之间的距离。
16.根据权利要求1的方法，其特征在于，第1凸点电极和第2凸点电极为Au凸点。
17.根据权利要求9的半导体装置，其特征在于，各个第1半导体芯片和第2半导体芯片的多个电极是以一定的间距配置在各第1半导体芯片和第2半导体芯片的主面上的多个键合焊盘，并且在相对应的多个键合焊盘上配置多个凸点电极。
18.根据权利要求17的半导体装置，其特征在于，多个凸点电极为Au凸点。
19.根据权利要求10的半导体装置，其特征在于，各个第1半导体芯片和第2半导体芯片的多个电极是以一定的间距配置在各第1半导体芯片和第2半导体芯片的主面上的多个键合焊盘，通过在第1半导体芯片的主面上形成的多个布线层将第1半导体芯片的多个凸点电极与相对应的多个键合焊盘电连接在一起，并且多个凸点电极之间的间距大于第1半导体芯片的多个键合焊盘之间的间距。
20.根据权利要求19的半导体装置，其特征在于，多个凸点电极为焊接凸点。
21.根据权利要求17的半导体装置，其特征在于，第1半导体芯片的电极的数量少于第2半导体芯片的电极的数量。
22.根据权利要求19的半导体装置，其特征在于，第1半导体芯片的电极的数量少于第2半导体芯片的电极的数量。
23.根据权利要求1的方法，其特征在于还包含在与布线衬底的主面相对的背面上形成多个第3凸点电极的工序。
24.一种半导体装置，其特征在于包括(a)其主面上具有多个布线和多个电极焊盘的布线衬底；(b)其主面上具有多个半导体元件和多个电极的第1半导体芯片，通过多个凸点电极在布线衬底的主面上安装第1半导体芯片，使得其主面与布线衬底的主面相对；(c)其主面上具有多个半导体元件和多个电极的第2半导体芯片，在第1半导体芯片上安装所述第2半导体芯片，使得其背面与第1半导体芯片的背面相对；(d)用于将布线衬底的多个电极焊盘和第2半导体芯片的多个电极电连接的多个键合引线；以及(e)用于密封第1半导体芯片、第2半导体芯片和多个键合引线的树脂构件，且第2半导体芯片的多个电极的数量大于第1半导体芯片的多个电极的数量。
25.一种半导体装置的制造方法，其特征在于包含下列工序(a)制备具有分成多个布线衬底形成区域的主面的多布线衬底，在各个布线衬底形成区域中形成多个布线和多个电极焊盘，并制备多个半导体芯片，在各个半导体芯片的主面上形成多个半导体元件和多个电极；(b)在各个布线衬底形成区域中安装上述第1半导体芯片；(c)将半导体芯片的多个电极与多布线衬底的布线电连接；(d)对分别安装在上述多个布线衬底形成区域中的每一个中的半导体芯片进行电气试验；(e)用树脂密封在多布线衬底的主面上安装的多个半导体芯片；以及(f)在工序(e)之后，沿多个布线衬底形成区域的边界部分分切由树脂密封的多布线衬底，以提供其主面上安装有半导体芯片的布线衬底，且在多个布线衬底形成区域的边界部分中，多布线衬底具有从其主面沿深度方向形成的沟槽，在沟槽中，切断多布线衬底的多个布线的一部分，所述沟槽在工序(d)之前形成。
26.根据权利要求25的方法，其特征在于，多布线衬底的多个布线的一部分终止于沟槽的侧面。
27.根据权利要求9的方法，其特征在于，第1半导体芯片包含具有多个存储元件的存储电路，且第2半导体芯片包含适于按程序动作的处理器电路。
28.根据权利要求10的方法，其特征在于，第1半导体芯片包含具有多个存储元件的存储电路，且第2半导体芯片包含适于按程序动作的处理器电路。
29.一种半导体装置，其特征在于包括(a)其主面上具有多个布线和多个电极焊盘的布线衬底；(b)其主面上具有多个半导体元件和多个电极的第1半导体芯片，通过多个凸点电极在布线衬底的主面上安装所述第1半导体芯片，使得其主面与布线衬底的主面相对；(c)其主面上具有多个半导体元件和多个电极的第2半导体芯片，在第1半导体芯片上层叠所述第2半导体芯片，使得其背面与第1半导体芯片的背面相对；(d)用于将布线衬底的多个电极焊盘和第2半导体芯片的多个电极电连接的多个键合引线；以及(e)用于密封第1半导体芯片、第2半导体芯片和多个键合引线的树脂构件，且在第1半导体芯片上层叠第2半导体芯片时，使得第2半导体芯片的至少一部分从第1半导体芯片向外伸出，第2半导体芯片相对于第1半导体芯片的外伸量不大于1.5mm。
30.根据权利要求29的半导体装置，其特征在于，第2半导体芯片相对于第1半导体芯片的外伸量不大于1mm。
31.根据权利要求29的半导体装置，其特征在于，在布线衬底的主面与第1半导体芯片的主面之间的间隙中填充树脂。
32.一种半导体装置，其特征在于包括(a)其主面具有多个布线和多个电极焊盘的多布线衬底；(b)其主面具有多个半导体元件和多个电极焊盘的第1半导体芯片，通过多个凸点电极在多布线衬底的主面上安装所述第1半导体芯片，使得其主面与多布线衬底的主面相对；(c)其主面具有多个半导体元件和多个电极的第2半导体芯片，在第1半导体芯片上层叠所述第2半导体芯片，使得其背面与第1半导体芯片的背面相对；(d)用于将多布线衬底的多个电极焊盘与第2半导体芯片的多个电极电连接的多个键合引线；以及(e)用于密封第1半导体芯片、第2半导体芯片和多个键合引线的树脂构件，且多布线衬底的端子的配置与用于仅安装第1半导体芯片而设计的布线衬底的端子的配置相同。
33.根据权利要求32的半导体装置，其特征在于，多布线衬底还具有用于测试第2半导体芯片的电气特性的试验端子，并在配置了第1半导体芯片的非连接端子的位置上设置所述试验端子。
34.根据权利要求33的半导体装置，其特征在于，多布线衬底还具有用于测试第2半导体芯片的电气特性的试验端子，并在多布线衬底上以矩阵状配置的端子列中最内侧的端子列再向内2列的位置上设置所述试验端子。
35.一种半导体装置，其特征在于包括(a)其主面上具有多个布线和多个电极焊盘的布线衬底；(b)其主面上具有多个半导体元件和多个电极的第1半导体芯片，通过多个凸点电极在布线衬底的主面上安装第1半导体芯片，使得其主面与布线衬底的主面相对；(c)其主面上具有多个半导体元件和多个电极的第2半导体芯片，在第1半导体芯片上层叠所述第2半导体芯片，使得其背面与第1半导体芯片的背面相对；(d)用于将布线衬底的多个电极焊盘和第2半导体芯片的多个电极电连接的多个键合引线；以及(e)用于密封第1半导体芯片、第2半导体芯片和多个键合引线的树脂构件，且在第1半导体芯片上层叠第2半导体芯片时使得其中心位置与布线衬底的中心位置一致。
36.一种半导体装置，其特征在于包括(a)其主面上具有多个布线和多个电极焊盘的布线衬底；(b)其主面上具有多个半导体元件和多个电极的第1半导体芯片，通过多个凸点电极在布线衬底的主面上安装所述第1半导体芯片，使得其主面与布线衬底的主面相对；(c)其主面上具有多个半导体元件和多个电极的第2半导体芯片，在第1半导体芯片上层叠所述第2半导体芯片，使得其背面与第1半导体芯片的背面相对；(d)用于将布线衬底的多个电极焊盘和第2半导体芯片的多个电极电连接的多个键合引线；以及(e)用于密封第1半导体芯片、第2半导体芯片和多个键合引线的树脂构件，且布线衬底还具有主要集中配置多个地址端子的第1区域和主要集中配置多个数据端子的第2区域，在第1半导体芯片的主面的一个端侧上主要集中配置多个地址端子，而在第1半导体芯片的主面的另一端侧上主要集中配置多个数据端子，并且使在布线衬底的主面上安装的第1半导体芯片配向，以使得第1半导体芯片的多个地址端子集中配置的一个端侧与布线衬底的多个地址端子集中配置的第1区域相互接近，并使得多个数据端子集中配置的另一端侧与布线衬底的多个数据端子集中配置的第2区域相互接近。
37.根据权利要求36的半导体装置，其特征在于，在第1半导体芯片的主面上形成DRAM或快速存储器。
全文摘要
提供一种半导体装置及其制造方法。在安装于多芯片模块(MCM)的封装衬底(1)上的三个芯片(2A)、(2B)和(2C)中，其上形成DRAM的芯片(2A)和其上形成快速存储器的芯片(2B)通过Au凸点(4)与封装衬底(1)的布线(5)电连接，并且在芯片(2A)和(2B)的主面(下表面)和封装衬底(1)的主面之间的间隙中填充下填树脂(6)。在两个芯片(2A)和(2B)上安装其上形成高速微处理器的芯片(2C)，并且该芯片(2C)通过Au引线(8)与封装衬底(1)的键合焊盘(9)电连接。
文档编号H01L23/31GK1516898SQ0281144
公开日2004年7月28日 申请日期2002年4月5日 优先权日2001年6月7日
发明者角义之, 内藤孝洋, 洋, 佐藤俊彦, 彦, 文, 池上光, 菊池隆文 申请人:株式会社瑞萨科技