形成最小间隔磁随机存取存储器结构的改进方法

专利名称：形成最小间隔磁随机存取存储器结构的改进方法
技术领域：
本发明涉及磁随机存取存储器(MRAM)半导体结构，具体说，涉及形成最小间隔MRAM结构的方法。
背景技术：
MRAM利用磁多层薄膜作为存储单元。在使用时，一个MRAM单元将信息作为一个数字位来储存，而该数字位又与形成每个存储单元的磁多层薄膜的一种供选择的磁化状态有关。因此，MRAM单元有两个稳定的磁结构，高阻代表逻辑态0，低阻代表逻辑态1。
典型的多层薄膜MRAM包含一些与许多字线相交的位线或数字线。在每个交点上，相应的位线和数字线之间形成一个磁矫顽材料的薄膜。因此，这个磁性材料和来自数字线的多层薄膜形成一个磁存储单元，该单元储存一个信息位。
MRAM的基本存储单元是一个多层材料的图案结构，它一般是由不同材料(如铜(Cu)、钽(Ta)、坡莫合金(NiFe)或氧化铝(Al2O3)等)的层叠件构成的。这个层叠件可包含多达10个不同的重叠材料层，且层的序列可重复最多达10次。加工这种层叠件需要按预定次序一层一层地淀积薄层材料。


图1为一个包含MRAM层叠件22的普通MRAM结构的例子，此层叠件有三个各自相关的位线或数字线18。数字线18一般由铜(Cu)做成，首先把它们形成于绝缘层16内，后者形成在集成电路(IC)衬底的底层14上面。底层14可包含，例如，各部分集成电路(如CMOS电路)。一般由铁磁材料做的被钉轧层20处于每个数字线18的上面。之所以把被钉轧层叫做“被钉轧”是因为它的磁化方向在存在外部磁场的情况下不会旋转。
如图1中的数字线18和被钉轧层20那样的普通数字线和被钉轧层一般是通过镶嵌处理而形成的。虽然对铜连线希望用镶嵌处理，但在MRAM单元的情况镶嵌处理有一个缺点，即被钉轧层20相对数字线18存在重叠层，这主要是由于光致抗蚀剂未对齐而产生的。图1中该重叠以数字线18两边上的重叠距离D来表示。由于技术上和工艺上的限制，传统的镶嵌处理无法产生连续的数字线和其相关的被钉轧层。
采用传统镶嵌处理来形成MRAM的数字线18的另一个缺点是，这种处理不能在两条相邻的数字线之间(因而在两个相邻的存储单元之间)实现最小的间隔或最小临界尺寸CD(见图1)。目前最小间隔或临界尺寸的值在0.20μm的范围。但是，随着MRAM单元封装密度的增加，最小间隔必须减至0.1μm，甚至0.05μm，可是用现有的248nm光刻，目前的镶嵌处理做不出这样的尺寸。
因而需要有一种改进的制造MRAM结构(如彼此间隔最小的被钉轧层和数字线)的方法，以及能减小做在集成电路衬底上的两个相邻MRAM结构间临界尺寸的方法。
发明概要本发明提供一种形成最小间隔MRAM结构(如形成于集成电路衬底各底层的被钉轧层和下面的数字线)的方法。本发明利用光刻技术做出一掩模图案，然后在掩模图案的侧壁上形成一个隔离层，以在IC衬底上确定一些最小间隔数字线 区域，接着在该区域形成MRAM结构。在各掩模图案之间的间隔由填充材料来填充，这种材料对于掩模图案和隔离层有蚀刻选择性。然后利用填充材料作为硬掩模来蚀刻掩模图案，横向隔离层，以及掩模图案下面的绝缘材料，以界定最小间隔的蚀刻数字线区域，在此区域再形成MRAM结构。
本发明的这些和其它的特征和优点，从下面结合附图对一些实施例所作的详细描述当可更加明白。
附图简介图1是传统MRAM结构一部分的三维示意图。
图2表示在某个中间处理阶段半导体形貌的局部剖视图，其中将按本发明做出一个MRAM结构。
图3表示接在图2之后的处理阶段的本发明的MRAM结构的局部剖视图。
图4表示接在图3之后的处理阶段的本发明的MRAM结构的局部剖视图。
图5表示接在图4之后的处理阶段的本发明的MRAM结构的局部剖视图。
图6表示接在图5之后的处理阶段的本发明的MRAM结构的局部剖视图。
图7表示接在图6之后的处理阶段的本发明的MRAM结构的局部剖视图。
图8表示接在图7之后的处理阶段的本发明的MRAM结构的局部剖视图。
图9表示接在图8之后的处理阶段的本发明的MRAM结构的局部剖视图。
图10表示接在图9之后的处理阶段的本发明的MRAM结构的局部剖视图。
图11表示接在图10之后的处理阶段的本发明的MRAM结构的局部剖视图。
图12表示接在图11之后的处理阶段的本发明的MRAM结构的局部剖视图。
图13表示接在图12之后的处理阶段的本发明的MRAM结构的局部剖视图。
图14表示接在图13之后的处理阶段的本发明的MRAM结构的局部剖视图。
图15表示接在图14之后的处理阶段的本发明的MRAM结构的局部立体图。
图16表示接在图15之后的处理阶段的本发明的MRAM结构的局部立体图。
图17表示接在图16之后的处理阶段的本发明的MRAM结构的局部立体图。
图18表示接在图17之后的处理阶段的本发明的MRAM结构的局部立体图。
图19表示接在图17之后的处理阶段的本发明的MRAM结构的局部立体图。
图20表示接在图19之后的处理阶段的本发明的MRAM结构的局部立体图。
图21是结合有本发明的MRAM结构的处理器系统示意图。
选优实施例的详细描述在下面的详细描述中参照了几种实施本发明的特定实施例。对这些实施例的描述足够详细，使得本专业技术人员可以实现本发明，同时应指出，也可以采用其它的实施例，且可以在结构和电气方面作更改而不会背离本发明的思路和范畴。
下面描述中用到的“衬底”一词包括任何基于半导体的结构，它具有一个露在外面的半导体表面。此结构应理解为包括硅、绝缘体上的硅(SOI)、兰宝石上的硅(SOS)、已掺杂或未掺杂的半导体、由基础半导体基底支撑的外延硅层，及其它的半导体结构。半导体不一定以硅为基础的。它可以是硅-锗、锗、或砷化镓。下面提到衬底时，可采用此前已经用到各种制造步骤来在基础半导体或基底里面或上面形成区域或结。
“金属”一词在这里不仅仅是包括元素金属，而且包括含有其它微量金属的金属，或者是与半导体行业熟知的其它金属的合金组合。“金属”这个词还包括掺杂半导体和这些金属的导电氧化物。
本发明提供一种在包含CMOS等集成电路部分的衬底上制造最小间隔MRAM结构的方法。本发明将一个绝缘层涂在集成电路上，利用光刻技术在此绝缘层上做出掩模图案，然后在掩模图案的侧壁上形成一个隔离层，以进一步减小任意两个相邻掩模图案之间的距离。然后将一种填充材料填入相邻掩模图案之间的间隔内。接着利用填充材料作为掩模，把掩模图案和包围它们的隔离层以及下面的绝缘材料蚀刻掉，于是就在经蚀刻的绝缘材料内形成数字线区域，然后在这区域上做出MRAM结构。
现在来看各附图，图中相似的元件用类似的标号表示，图2-20表示一个形成MRAM结构的方法的实施例，此结构在任意两个相邻MRAM结构之间具有最小的间隔。图2表示半导体衬底50的一部分，在它上面已按大家熟知的以前的方法形成底层52。底层52可以包括形成普通CMOS器件和电路的材料层等。
现在参照图3，在衬底50和底层52上面形成一个第一绝缘层54。在本发明的一个实施例中，用旋转涂覆法把第一绝缘层54地毯式地淀积到约500埃至10000埃的厚度。但是，根据已形成的IC器件的特征，也可以采用其它现有的淀积方法，例如利用化学气相淀积(CVD)、等离子体增强CVD(PECVD)或物理气相淀积(PVD)等溅射。第一绝缘层54可以用普通绝缘体做成，如低压CVD氧化物，Si3N4之类的氮化物，低压或高压TEOS，BPSG等。或者，也可以采用聚酰亚胺一类的高温聚合物，或者低介电常数的无机材料。
形成第一绝缘层54之后，在它上面形成一个第二绝缘层55，如图4所示。在本发明的一个实施例中，用旋转涂覆法将第二绝缘层55地毯式地淀积到约1000埃至5000埃的厚度。不过也可以采用其它现有的淀积方法，例如用CVD、等离子体增强CVD(PECVD)或物理气相淀积(PVD)等溅射。第二绝缘层55可用普通绝缘体制成，例如，低压CVD氧化物，BPSG、TEOS、或碳化硅等。但无论如何，第二绝缘层55必须采用蚀刻选择性不同于形成第一绝缘层54的材料来制造。
接着如图5所示，在第二绝缘层55上形成一个光致抗蚀剂材料层56。光致抗蚀剂材料层56利用传统的光刻步骤来淀积和作图。形成图案以后，在光致抗蚀剂材料层56内做出一些初始开口57(见图6)，以便接下去蚀刻下面各绝缘层。
然后，把第二绝缘层相对于第一绝缘层54选择性地蚀刻，使得光致抗蚀剂材料层56被清除后，由第二绝缘层55形成一些柱58，如图7所示。为形成柱58，第二绝缘层必须采用相对于第一绝缘层54具有选择性蚀刻率的蚀刻过程来蚀刻。例如，如果第二绝缘层55包含TEOS，则可以采用30∶1乙酸/氢氟酸溶液等来选择性地相对第一绝缘层54蚀刻第二绝缘层55。
形成柱58(见图7)后，流程的下一步是淀积隔离层。在一个实施例中，采用氮化物隔离层。如图8所示，在柱58和第一绝缘层54上淀积一氮化硅层59。由氮化硅层59保护的柱58再经过隔离层蚀刻，以从第一绝缘层54的表面和氧化物柱58的顶面清除氮化硅，留下隔离层60，如图9所示。
在隔离层60(见图9)形成之后，各柱58之间的间隔用TEOS等填充材料填充，接着利用化学机械抛光(CMP)或大家熟知的RIE干法蚀刻过程向后蚀刻，以获得如图10中所示的填料塞62。
接下来，对柱58和氮化物隔离层60进行湿法蚀刻，该蚀刻对填料塞62的填充材料是有选择性的。对柱58的蚀刻一直持续到位于它下面的第一绝缘层54的部分，第一绝缘层54的部分被蚀刻而形成深度约为500埃至2000埃(最好是1000埃)的槽63(见图11)。通过采用柱58上的隔离层60，将第一绝缘层54内的槽63以非常小的距离隔开，也叫做临界尺寸CD(图11)，其值小于0.25μm，小于0.1μm更好，最好是小于0.05μm。
形成槽63并用热丙酮或甲乙酮等化学物将填料塞62清除后，在槽63内形成一个薄被钉轧层64，如图12所示。被钉轧层64可由粘接材料组成，如钽(Ta)、钛(Ti)、钛钨(TiW)、氮化钛(TiN)或铬(Cr)等。被钉轧层64在以后将要形成的导电材料和下面的衬底之间形成结实的机械和化学粘接，以帮助防止已形成的导电层从绝缘层54上剥离。在本发明的一个优选实施例中，被钉轧层64是由溅射钽(Ta)制成的。在此实施例中钽的淀积厚度在5至10nm左右。
接着如图13所示，在被钉轧层64和绝缘层54上形成一个导电材料层65，以填充槽63。在一个优选实施例中，此导电材料为铜(Cu)。但也可以用其它导电材料，如掺杂的多晶硅、铝、钨或金等。此外根据所要求的IC器件的特征，也可以采用金属合金和导电金属氧化物。
通过淀积等方法将铜等导电材料65形成于被钉轧层64上面，然后向后蚀刻而形成金属线66(图14)。在本发明该优选实施例中，导电材料通过CMP或大家熟知的RIE干法蚀刻处理而向后蚀刻。不论用哪种方法，在整个衬底50表面上被钉轧层64和金属线66的顶面都是一致的，如图14所示。各金属线66彼此隔开一个临界尺寸CD的最小间隔。每条金属线66将形成传统MRAM结构的位线或数字线 。
在CMP抛光处理之后，完成MRAM结构100(图20)的处理步骤按照大家知道的原先的方法进行。照此，首先在金属线上面形成一些磁多层薄膜以构成第一磁性元件79(图15)，后来把它作成图案形成被钉轧层91(图19-20)。下面将会详细谈到，第一磁性元件79是由各种材料层构成的，这些层被相继地毯式地淀积在金属线66和绝缘层54上面，如图15所示。
照此做法，在如图15所示的本发明的一个实施例中，在绝缘层54和金属线66上相继地毯式地淀积第一钽层71(厚约20-400埃，50埃左右更好)、第一镍-铁(NiFe)层73(厚约10-100埃，60埃左右更好)、一个锰-铁(MnFe)层75(厚约10-100埃，100埃左右更好)、和一个第二镍-铁(NiFe)层77(厚约10-100埃，60埃左右更好)，从而形成第一磁性元件79。可以用磁控溅射等来进行各层71、73、75、77的淀积。但若愿意也可以采用其它传统的淀积方法。
在形成71、73、75和77各层之后，再在第一磁性元件79上面形成一个由氧化铝(Al2O3)(厚度约5-25埃，15埃左右更好些)等制成的非磁性、非导电层80，如图16所示。虽然氧化铝是较好的材料，但应指出本发明并不限定要用它，也可以用其它非磁性材料，如氧化钛(TiO2)，氧化镁(MgO)，或氧化硅(SiO2)，或氮化铝(AlN)等。
现在来看图17，在非磁性层80上面再形成一些磁性多层薄膜构成第二磁性元件89。相应地，在非磁性层80上相继地毯式地淀积一个镍-铁(NiFe)层81(厚约10-100埃，40埃左右更好些)，一个第二钽(Ta)层83(厚约20-400埃，50埃左右更好些)，以形成第二磁性元件89，如图17所示。层81和83的淀积可用磁控溅射等来完成，但根据以前制作的形成MRAM结构100(图20)的IC器件的特性，也可以采用其它传统的淀积方法。
接下来，将71，73，75，77，80，81和83各层(图15-18)作图形成一些堆叠层(图19)，其包括多行被钉轧层91和多个行列相隔的感应层92。因此，每个MRAM结构100(图20)包含被钉轧层91(作为第一磁性元件79的一部分)，它通过非磁性层80与感应层92(作为第二磁性元件89的一部分)分开。为简单起见，在图19-20中把形成被钉轧层91的多层层叠件表示为一个单层。同样，形成感应层92的多层层叠件在图19-20中也用一个单层表示。但应指出，被钉轧层91包括金属线66和层71，73，75和77的各部分，而感应层92包括层81和83的各部分。
对形成MRAM结构100(图20)的被钉轧层和感应层的多个层作图，也即对71，73，75，77，80，81和83各层作图，可用离子打薄(ionmilng)来完成，这通常是用氩离子束对每一层进行物理溅射。作图还可以采用在电子回旋谐振(ECR)或其它高密度等离子体(例如，感应耦合等离子体系统，或用氯作为源气体的螺旋波等离子体系统等)中进行反应等离子蚀刻来完成。也可以采用氯和其它气体(如氩、氖、氦等)的混合物。
被钉轧层和感应层91、92经过作图和蚀刻后，被钉轧层91对应于形成被钉轧层91底电极的金属线66。于是，MRAM结构100的各被钉轧层91彼此隔开一个最小距离或临界尺寸CD(此尺寸小于0.25μm，小于0.1μm更好，最好是小于0.05μm)，它是在按上面图2-11所述的光刻过程后采用隔离层蚀刻处理而得到的。此外，在被钉轧层或数字线91每一边的重叠距离D(图1)(它是以前的MRAM结构的特征)消失了。还有，本发明允许形成长于2000埃的连续金属线(如金属线66(图14-20))，这对于长数字线是必需的，而采用传统的镶嵌处理法一般达不到这么长。
可以通过一些附加的步骤来形成一个功能型MRAM单元。比如说，为完成这类MRAM结构的加工过程，可以形成一些附加的绝缘层和写导体，使得在有写信号时电流能双向流动。图20显示由与三个被钉轧层91和相关感应层92相交的字线93形成的三个MRAM单元结构100。如本领域内所知，字线93可由铜等形成，且字线93与相邻被钉轧层和感应层91，92之间的间隔可用氧化铝等绝缘的非导电氧化物填充。
图21示出包含一个存储电路448(如具有按本发明的MRAM单元100(图20)的MRAM)的典型的基于处理器的系统。一个处理器系统(如计算机系统)一般包括一个中央处理单元(CPU)444(如微处理器)，一个数字信号处理器，或其它可编程数字逻辑器件，它通过总线452与输入/输出(I/O)装置446联络。存储器448通过总线452与CPU 444联络。
在计算机系统的情况下，处理器系统可包含一些外部设备，如软盘驱动器454和光盘(CD)ROM驱动器456，它们通过母线452与CPU 444联络。存储器448可以和CPU 444等处理器联成一个单一的集成电路。
虽然上面所述的实施例表示的是三个MRAM结构或单元100(图20)的形成，但应指出，本发明可以形成存储单元阵列中按行列安置的许多MRAM单元100。此外，上述实施例涉及特定形貌的MRAM结构和特定的形成这种结构的铁磁材料，但应指出，本发明不只限于上述铁磁材料，也可以采用其它的铁磁物质，如镍-铁(坡莫合金)或铁等。另外，虽然上述本发明涉及用反应等离子体蚀刻来为MRAM结构作图，但应明白，本发明也可以采用其它的作图和蚀刻方法。
因此，本发明不只局限于所列举的实施例的细节。因而，上述描述和附图只应认为是实现本发明的特征和优点的一些示例。可以对特定的处理条件和结构进行修改和替换而不背离本发明的构思和范围。它只受下面的权利要求书所列范围的限制。
权利要求
1.一种形成至少一个磁随机存取存储器单元的方法，包括在衬底上形成一绝缘层；在该绝缘层上形成一掩模层，所述掩膜层具有由包含掩模材料的多个第一区域和不含掩模材料的多个第二区域形成的图案，所述第二区域处于相邻的第一区域之间，且在所述第一区域间具有预定的宽度；通过在每个第一区域侧壁上形成多个隔离层来减小该第二区域的所述预定宽度；用填充材料填充所述宽度已减小的第二区域以形成填料塞；利用所述填料塞作为掩模除去所述第一区域和隔离层；利用所述填料塞作为掩模在绝缘层内形成多个槽；在槽内形成相应的导电层；分别在所述导电层上形成至少一个第一磁性层。
2.如权利要求1所述的方法，还包括分别在每个第一磁性层上形成至少一个第二磁性层。
3.如权利要求2所述的方法，还包括在第二磁性层上形成字线。
4.如权利要求2所述的方法，其中形成槽的操作还包括蚀刻绝缘层。
5.如权利要求4所述的方法，其中蚀刻是反应离子蚀刻。
6.如权利要求1所述的方法，其中形成隔离层的操作包括在第一区域和绝缘层上形成材料层，并对绝缘层上的材料层进行蚀刻，以在该第一区域的侧壁上形成隔离层。
7.如权利要求6所述的方法，其中所述材料层是由氮化物形成的。
8.如权利要求7所述的方法，其中所述材料层是由氮化硅形成的。
9.如权利要求1所述的方法，其中填充宽度已减小的第二区域的操作包括将填充材料置于第二区域内和绝缘层上。
10.如权利要求9所述的方法，还包括将所述填充材料地毯式地淀积到第二区域内，然后把处在第一区域和隔离层上面的填充材料除去。
11.如权利要求1所述的方法，其中去除第一区域和隔离层的操作包括蚀刻第一区域和隔离层。
12.如权利要求1所述的方法，其中形成导电层的操作还包括在槽内淀积一种导电材料。
13.如权利要求12所述的方法，还包括在淀积导电材料之前形成一被钉轧层。
14.如权利要求13所述的方法，其中所述导电材料为铜。
15.如权利要求1所述的方法，其中分别形成至少一个第一磁性层的操作还包括把每个所述相应的第一磁性层形成为第一叠置层，每个所述第一堆叠层包括至少一层磁性材料。
16.如权利要求15所述的方法，其中所述磁性材料选自镍-铁、镍、镍-铁、铁和钴-铁。
17.如权利要求16所述的方法，其中所述第一叠置层包括钽层、镍-铁层和锰-铁层。
18.如权利要求2所述的方法，其中分别形成所述第二磁性材料层的操作还包括把每个所述相应的第二磁性材料层形成为第二叠置层，每个所述叠置层包括至少一层磁性材料。
19.如权利要求18所述的方法，其中所述磁性材料选自镍-铁、镍、镍-铁、铁和钴-铁。
20.如权利要求19所述的方法，其中每个第二叠置层包括钽层和镍-铁层。
21.如权利要求2所述的方法，还包括在第一磁性层和第二磁性层之间形成一非磁性层。
22.如权利要求21所述的方法，其中所述非磁性材料是由下列材料形成的氧化铝、氧化钛、氧化镁、氧化硅和氮化铝。
23.如权利要求22所述的方法，其中所述非磁性材料选自氧化铝和铜。
24.如权利要求1所述的方法，其中至少一个所述第一磁性层具有一被钉轧的磁取向。
25.如权利要求2所述的方法，其中至少一个第二磁性层具有自由磁取向。
26.一种形成磁随机存取存储器结构的方法，该方法包括在一绝缘层上形成多个柱，所述柱确定相邻柱间的间隔，所述间隔具有预定的宽度；通过在每个柱侧壁上形成多个隔离层来减小间隔的预定宽度；用填充材料填充宽度已减小的间隔以形成填料塞；用填料塞作为掩模去除所述柱和隔离层；用填料塞作为掩模在所述绝缘层内形成多个槽；在所述槽内形成相应的导电层。
27.如权利要求26所述的方法，还包括在导电层上形成相应的被钉轧层的操作，所述被钉轧层彼此相隔0.20μm以下。
28.如权利要求27所述的方法，其中所述被钉轧层彼此相隔0.1μm以下。
29.如权利要求27所述的方法，其中所述被钉轧层彼此相隔0.05μm以下。
30.如权利要求27所述的方法，还包括在所述相应的被钉轧层上形成感应层的操作。
31.如权利要求27所述的方法，还包括在所述被钉轧层和相应的感应层之间形成非磁性层的操作。
32.如权利要求27所述的方法，还包括在所述感应层上形成字线的操作。
33.如权利要求26所述的方法，其中形成所述槽的操作还包括蚀刻所述绝缘层。
34.如权利要求33所述的方法，其中所述蚀刻是反应离子蚀刻。
35.如权利要求26所述的方法，其中在所述柱附近形成隔离层的操作包括在所述柱和绝缘层上面形成材料层并蚀刻所述材料层，以在所述柱侧壁上形成所述隔离层。
36.如权利要求35所述的方法，其中所述材料层为氮化物层。
37.如权利要求36所述的方法，其中所述材料层包括氮化硅。
38.如权利要求26所述的方法，其中填充宽度减小的间隔的操作包括将填充材料置于所述间隔内和绝缘层上。
39.如权利要求26所述的方法，还包括将填充材料地毯式地淀积到宽度减小的间隔内，然后把位于所述柱和隔离层上的填充材料除去的操作。
40.如权利要求26所述的方法，其中除去所述柱和隔离层的操作包括蚀刻所述柱和隔离层。
41.如权利要求26所述的方法，其中形成所述导电层的操作还包括将导电材料淀积到所述槽内。
42.如权利要求41所述的方法，还包括在淀积所述导电材料之前形成被钉轧层的操作。
43.如权利要求41所述的方法，其中所述导电材料为铜。
44.如权利要求26所述的方法，其中形成被钉轧层的操作还包括把每个被钉轧层形成为第一叠置层，每个第一叠置层包括至少一种磁性材料。
45.如权利要求44所述的方法，其中所述磁性材料选自钽、镍-铁、钨-氮、镍、钴-镍-铁、铁和锰-铁。
46.如权利要求30所述的方法，其中形成感应层的操作还包括把每个感应层形成为第二叠置层，每个第二叠置层包括至少一种磁性材料。
47.如权利要求46所述的方法，其中磁性材料选自钽、镍-铁、钨-氮、镍、钴-镍-铁、铁和锰-铁。
48.如权利要求26所述的方法，其中形成所述多个柱的操作还包括在所述绝缘层上形成第二绝缘材料。
49.如权利要求48所述的方法还包括相对于所述绝缘层蚀刻第二绝缘材料，以形成所述多个柱。
50.如权利要求48所述的方法，其中所述绝缘层是由下述材料形成的低压化学气相淀积氧化物、TEOS和BPSG。
51.如权利要求48所述的方法，其中所述绝缘层是由氮化物形成的。
52.如权利要求48所述的方法，其中所述绝缘层是由高温聚合物形成的。
53.如权利要求48所述的方法，其中所述绝缘层是由低介电常数材料形成的。
54.如权利要求48所述的方法，其中第二绝缘材料是下述材料形成的低压化学气相淀积氧化物、TEOS、BPGS和碳化硅。
全文摘要
本发明公开了一种形成最小间隔MRAM结构的方法。采用光刻方法作出掩模图案，然后在该图案侧壁上形成隔离层以减小任何两个相邻掩模图案之间的距离。接着用填充材料填入掩模图案周围的间隔形成填料塞。利用填料塞作为硬掩模来除去掩模图案和隔离层。然后形成MRAM结构的数字线和字线。
文档编号H01L43/08GK1522466SQ02813154
公开日2004年8月18日 申请日期2002年4月26日 优先权日2001年4月27日
发明者D·M·杜坎, G·桑胡, T·T·多安, R·李, D·凯勒, R·厄尔, D M 杜坎, 多安 申请人:微米技术有限公司