专利名称：半导体芯片封装结构及工序的制作方法
技术领域：
本发明是关于一种半导体芯片封装技术，特别是关于一种半导体芯片封装结构及工序，它能够以成批的方式在同一片载具上制作出多个高密度及小尺寸的半导体芯片封装件。
背景技术：
芯片尺寸级封装技术(Chip Scale Package，CSP)作为一种先进的封装技术，可将封装件的尺寸制作成略大于所封装芯片的尺寸，因此可使封装件达到最小化的程度，符合轻薄短小的要求。
晶圆级的CSP封装技术(Wafer Level CSP)则是一种更为先进的封装技术，可将每一片晶圆切割出的所有芯片，以成批的方式进行芯片尺寸级的封装工序，一次可完成多个封装件。
晶圆级的CSP封装技术的相关专利包括有美国专利第5,886,409号＂ELECTRODE STRUCTURE OF WIRING SUBSTRATE OFSEMICONDUCTOR DEVICE HAVING EXPANDED PITCH＂；美国专利第5,892,179号＂SOLDER BUMPS AND STRUCTURES FORINTEGRATED REDISTRIBUTION ROUTING CONDUCTORS＂；美国专利第6,103,552号＂WAFER SCALE PACKAGING SCHEME＂；美国专利第6,350,668号＂LOW COST CHIP SIZE PACKAGE AND METHODOF FABRICATING THE SAME＂；美国专利第6,433,427号＂WAFERLEVEL PACKAGE INCORPORATING DUAL STRESS BUFFERLAYERS FOR I/O REDISTRIBUTION AND，METHOD FORFABRICATION＂。
晶圆级的CSP封装技术通常是采用重新布线技术(RedistributionLayer，RDL)，将芯片上非等距分布的电源及信号输出、入焊点，借由重新布线技术整合到芯片上预先定义的一个等距排列的焊垫数组区域，再用焊块(solder bumps)焊接到此焊点数组上，从而形成球栅阵列(Ball Grid Array，BGA)，借由此球栅阵列将封装件焊接及电性连接到外部的印刷电路板。
然而上述重新布线技术是将焊点数组配置在芯片表面上，随着半导体工序技术的进步，芯片面积逐渐缩小，缩小尺寸的芯片没有多余的表面空间来容纳重新布线的焊点数组，因此适应新一代封装件芯片微小化(小于90纳米)的趋势，半导体业界需要开发一种新的半导体芯片封装结构及工序。
发明内容
为克服上述现有技术的缺点，本发明的主要目的在于提供一种适用于如小于90纳米的新一代微型化芯片封装的半导体芯片封装结构及工序。
本发明的半导体芯片封装工序至少包含(1)预制一载具，该载具具有一正面和一背面；(2)进行一置晶程序，将至少一芯片安置在该载具的正面上；其中该芯片具有一电路面和一非电路面，且该电路面上形成有多条焊垫；(3)进行一绝缘隔绝层工序，借此在该载具的正面上形成一绝缘隔绝层，且令该绝缘隔绝层完全覆盖住该芯片，并曝露出该芯片电路面上的焊垫；(4)进行一重新布线工序，借此在该绝缘隔绝层上形成多条重布线路；其中各条重布线路的一端点是电性连接至该芯片电路面上的一对应焊垫，而另一端点则预定为焊接点；(5)进行一绝缘保护层工序，借此形成一绝缘保护层来覆盖住各条重布线路，但曝露出各条重布线路的预定焊接点；(6)进行一植球程序，借此将多个焊球焊接到各条重布线路上未被该绝缘保护层覆盖的焊接点上，以形成一球栅阵列结构；以及(7)进行一切单工序，借此切割该载具，分割出多个半导体封装件。
本发明的半导体芯片封装结构至少包括(a)一载具，其具有一正面和一背面；(b)芯片，其具有一电路面和一非电路面，且该电路面上形成有多条焊垫；(c)一绝缘隔绝层，该绝缘隔绝层是完全覆盖住各个芯片，并且曝露出各芯片电路面上的多条焊垫；(d)多条重布线路，它是形成在该绝缘隔绝层上，其中各条重布线路的一端点是电性连接至该芯片电路面上的一对应焊垫，另一端点预定为焊接点；(e)一绝缘保护层，用以覆盖各条重布线路，但曝露出各条重布线路的预定焊接点；以及(f)一球栅阵列，包括多个焊球，且各个焊球是焊接到各条重布线路上未被该绝缘保护层所覆盖的焊接点上。
本发明的半导体芯片封装结构及工序的特点是，在芯片上形成一绝缘隔绝层，再以重布线路在该绝缘隔绝层上形成焊点数组，将这些重布线路电性连接至芯片焊垫上。使需要线路重布的焊点数组能够安置在超出芯片表面范围以外的区域，而不仅局限在芯片表面上，使新一代(如90纳米以下)的微型化芯片可借由树脂增层技术来弥补芯片电路布局面积不足的缺点。
图1是剖面结构示意图，显示本发明的半导体芯片封装结构及工序采用的载具及芯片的剖面结构形态；图2是剖面结构示意图，显示本发明的半导体芯片封装工序中的置晶程序；图3是剖面结构示意图，显示本发明的半导体芯片封装工序中的绝缘隔绝层工序；图4是剖面结构示意图，显示本发明的半导体芯片封装工序中的重布线路工序；图5是剖面结构示意图，显示本发明的半导体芯片封装工序中的绝缘保护层工序；图6是剖面结构示意图，显示本发明的半导体芯片封装工序中的植球程序；图7为一剖面结构示意图，其中显示本发明的半导体芯片封装工序中的分割程序；图8是剖面结构示意图，显示本发明的半导体芯片封装结构的另一实施例。
具体实施例方式
实施例以下即配合附图，详细说明本发明的半导体芯片封装结构及工序的实施过程。此处须注意的是，图1至图7均为简化的示意图，以示意的方式说明本发明的基本构想，因此仅显示与本发明有关的组件，且所显示的组件并非以实际实施时的数目、形状及尺寸比例来绘制；其实际实施时的数目、形状及尺寸比例可以是一种随意性的设计选择，且其组件布局形态可能更为复杂。
首先，请参阅图1，本发明的半导体芯片封装工序的初始步骤是先预制载具10，该载具10具有正面10a和背面10b，它可以选自BT(Bismaleimide Triazine)基板、金属制基板(例如铜制基板)、陶瓷基板、硅制基板等。此外，该载具正面上预先规划出多条切割线11，用以区分出各个封装件的实体范围。
上述载具10同时搭载一批芯片20(注由于这些芯片20的封装程序均相同，因此为了简化附图及说明，在图1及后续的附图中仅显示一个芯片)，这些芯片20是先将其原先的晶圆(附图中未显示)的厚度研磨到3mil以下，再切割成多条单一的芯片20。各芯片20均具有一个电路面20a和一个非电路面20b，且其电路面20a上形成有多个提供电源及信号输出入的焊垫21。
其次，请参阅图2，下一个步骤是进行置晶程序，也就是将各个芯片20的非电路面20b，用胶粘剂(如银胶)粘贴到载具10的正面10a上，使芯片20的电路面20a朝上。
之后，请参阅图3，下一个步骤是进行绝缘隔绝层工序，借此在该载具10的正面10a上形成绝缘隔绝层30，使该绝缘隔绝层30完全覆盖住各个芯片20，但绝缘隔绝层30形成有多个开口31，用来外露出芯片20的电路面20a上的所有的焊垫21。绝缘隔绝层工序是采用现有的旋转涂布技术(spin coating)，将绝缘材料(dielectric)涂布在载具10的正面10a上，从而形成该绝缘隔绝层30。
再有，请参阅图4，下一个步骤是进行重新布线工序(RedistributionLayer，RDL)，借此在该绝缘隔绝层30上实施金属化(metallization)以形成多条重布线路40；其中各条重布线路40的一个端点是电性连接到该芯片20的电路面20a上一个对应的焊垫21，将重布线路40的另一端点定义为焊接点41。该重布线路工序可采用溅镀技术(sputtering)或无电镀镀膜技术(Electroless-plating)形成上述重布线路40。
之后，请参阅图5，下一个步骤是进行绝缘保护层工序，借此形成一个绝缘保护层(passivation layer)50来覆盖上述所有的重布线路40，该绝缘保护层50上形成有多个开口51，外露出各条重布线路40上预定的焊接点41。该绝缘保护层50材质可选用聚酰亚胺(polyimide)、环氧聚合物(epoxy)或拒焊剂层(Solder Mask)。
接着，请参阅图6，下一个步骤是进行植球程序，借此将多个焊球60焊接到各条重布线路40上未被该绝缘保护层50所覆盖的焊接点41上，从而形成球栅阵列。
请参阅图7，下一个步骤是进行切单工序；将该载具10沿其切割线11进行切单，借此分割出多个封装件，即完成本发明的半导体芯片封装工序。
总而言之，本发明提供了一种新颖的半导体芯片封装结构及工序，其特点是在芯片上形成绝缘隔绝层，再用重新布线技术在该绝缘隔离层上形成焊点数组，使这些重布线路分别电性连接到芯片的焊垫上。可使完成线路重布的焊点数组能够安置在超出芯片表面范围之外的区域，而不是仅局限在芯片表面上，因此新一代(如小于90纳米)的微型化芯片可借由本发明的封装工序技术，弥补芯片电路布局面积不足的缺失。
图8是本发明的半导体芯片封装结构的另一实施例，此实施例采用的工序以及结构与上述实施例大致相同，其不同之处在于该载具10上预先规划的封装件范围所对应的置晶区域上，开设有一处面积大于半导体芯片20的开口100，在置晶程序进行时，将芯片20粘设到该开口100内，使传统安置在载具10上方的芯片20可借由该开口100的收纳，可进一步缩减半导体封装件的整体高度。
权利要求
1.一种半导体芯片封装工序，其特征在于，该半导体芯片封装工序包括下列步骤(1)预制一载具，其具有正面和背面；(2)进行置晶程序，在该载具正面上至少安置一个半导体芯片，该芯片具有作用表面及相对的非作用表面，且该作用表面上形成有多条焊垫；(3)进行绝缘隔绝层工序，在该芯片及载具上形成绝缘隔绝层，该绝缘隔绝层上形成有多条开口，使芯片上各焊垫外露出该绝缘隔绝层；(4)进行重新布线工序，在该绝缘隔绝层上形成多条重布线路，其中，各条重布线路是电性连接到该芯片上对应的焊垫，并在线路端形成焊接点；(5)进行绝缘保护层工序，形成覆盖各条重布线路的绝缘保护层，并曝露出各条重布线路的焊接点；(6)进行植球程序，在各外露的重布线路焊接点上分别植设焊球从而形成球栅阵列；以及(7)进行切单工序，切割该载具，形成多个半导体封装件。
2.如权利要求1所述的半导体芯片封装工序，其特征在于，步骤(1)所述的载具是BT基板。
3.如权利要求1所述的半导体芯片封装工序，其特征在于，步骤(3)所述的绝缘隔绝层工序是采用旋转涂布技术，将绝缘材料涂布在该载具的正面上，形成该绝缘隔绝层。
4.如权利要求1所述的半导体芯片封装工序，其特征在于，步骤(4)所述的重新布线工序是采用溅镀技术，在该绝缘隔绝层上形成这些重布线路。
5.如权利要求1所述的半导体芯片封装工序，其特征在于，步骤(4)所述的重新布线工序是采用无电镀镀膜技术，在该绝缘隔绝层上形成这些重布线路。
6.一种半导体芯片封装结构，其特征在于，该半导体芯片封装结构至少包括一载具，具有正面和背面；至少一个芯片，具有电路面和非电路面，且该电路面上设置有一组焊垫；绝缘隔绝层，令该绝缘隔绝层完全覆盖住各个芯片，但曝露出各个芯片电路面上的焊垫；多条重布线路，是形成在该绝缘隔绝层上，其中，各重布线路是电性连接到该芯片上对应的焊垫，并在线路端形成焊接点；绝缘保护层，是覆盖住各条重布线路，并曝露出各条重布线路的焊接点；以及球栅阵列，其进一步包括多个植接在该重布线路外露焊接点上的焊球。
7.如权利要求6所述的半导体芯片封装结构，其特征在于，该载具是BT基板。
8.如权利要求6所述的半导体芯片封装结构，其特征在于，该载具正面上对应于各半导体芯片置晶区域上开设有收纳芯片的开口。
全文摘要
一种半导体芯片封装结构及工序，能够以成批的方式在同一片载具上制作出多个高密度及小尺寸的半导体芯片封装件。该半导体芯片封装结构及工序的特点是在芯片上形成绝缘隔绝层，再利用重布线路技术在该绝缘隔绝层上形成焊点数组，并将这些重布线路电性连接至芯片上的焊垫。可使重布后的焊点数组被安置在超出芯片的表面范围之外的区域，而不是像现有技术那样，焊点数组仅局限在芯片电路面上，因此能应用在新一代微型化(如小于90纳米)芯片的封装结构。
文档编号H01L21/02GK1521818SQ0310195
公开日2004年8月18日 申请日期2003年1月30日 优先权日2003年1月30日
发明者普翰屏 申请人:矽品精密工业股份有限公司