专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及半导体器件的制造方法。
背景技术：
近年来，伴随着封装的小型化，在基板背面的整个面上将外部电极配置成栅格状的BGA(球形栅格阵列)型及LGA(结合区栅格阵列)型的半导体器件正在普及。
以下，参照图9～图17，说明现有的半导体器件及半导体器件的制造方法。
图9是表示现有的半导体器件的表面的图，图10是图9所示的半导体器件的剖面图，图11是表示图9所示的半导体器件的背面的图。另外，图12是表示透视了图9所示的树脂密封部分的状态的图，图13是图12的b-b剖面图。另外，图14是表示树脂密封部的切断部分的图，图15是表示半导体器件的背面的切断部分的放大图，图16是被切断的半导体器件的剖面图，图17是表示图16所示的焊球附近的剖面图。
在图9～图17中，参照符号1表示半导体器件用基板，2表示树脂密封部，3表示焊球，4表示半导体芯片，5表示焊丝，6表示切断部分，8表示封装，9表示结合区。
首先，说明现有的半导体器件。
如图9及图10所示，多个树脂密封部2被形成在基板1的表面上。并且，如图11所示，在基板1的背面，对应于各树脂密封部2形成多个焊球3。详细地说，如图17所示，该焊球3通过结合区9被形成在基板1的背面。
另外，如图12及图13所示，在树脂密封部2内，设置了用焊丝5与基板1电连接的多个半导体芯片4。
同样，如图14～图16所示，在相邻的半导体芯片4(或封装8)之间的树脂密封部2上，各设置1个切断部分6。
另外，如图15及图16所示，在半导体芯片4(或者封装8)中，作为外部电极用的端子的多个焊球3例如以0.8mm的等间距B设置。同样，相邻的封装8的最接近的焊球3之间的间隔C(封装间的间距)是所期望的封装尺寸+切断部分6的宽度。例如，在封装尺寸为8mm×8mm、切断部分6的宽度为0.35mm的情况下，封装间的间距C为8.35mm。
下面，说明半导体器件的制造方法。
首先，在基板1的表面上安装多个半导体芯片4，把基板1和半导体芯片4用焊丝5进行电连接。
接着，将多个半导体芯片4一起进行树脂密封，形成树脂密封部2。
并且，在基板1的背面形成焊球安装用的结合区9，在该结合区9上形成焊球3。另外，该焊球3的形成在LGA的情况下是不需要的。
其次，把已被模塑了的树脂密封部2的切断部分6一并用锯刀切断，逐个形成多个封装(半导体器件)8。
然后，进行各封装8的电学测试。
如上所述，在逐个进行电学测试的情况下，每当封装尺寸不同时，例如都必须准备测试触针之类的测试用夹具。因此，存在夹具的成本增高的问题。
另外，更换测试用夹具的时间不能进行电学测试，所以存在不能高效地进行电学测试的问题，即，存在发生封装转换损失这样的问题。
并且，封装尺寸被小型化到所谓的CSP(芯片按比例封装)时，封装变得既小又非常轻，在测试时及搬运时存在外壳脱落这样的问题。
为解决上述问题，在半导体芯片4(或称封装8)单个化之前的状态，也就是多个半导体芯片4在基板1上一并被树脂密封的状态下，同时测试多个半导体芯片4的方法是有效的。
但是，封装尺寸由JEITA(日本电子学与信息技术工业协会)等标准化机关确定，而相邻的封装8的最接近的焊球3的间隔(封装间的间距)C未必是封装8中的焊球3的间隔(球间距)B的整数倍。所以，即使在封装尺寸相同的情况下，每当上述间距B和间距C不相同时，都必须准备测试夹具，这就存在不能降低夹具成本这样的问题。
并且，在封装尺寸不同的情况下，必须分别准备测试夹具，也存在不能减少夹具成本这样的问题。
因而，由于基板1背面的端子(例如，焊球)3的位置不能通用化，所以每当封装8间的焊球3的间隔C或封装尺寸不同时，就有必须准备测试夹具这样的问题。因而，存在不能减少测试夹具的成本这样的问题。
另外，由于必须进行测试夹具的更换，存在所谓封装替换损失不能降低这样的问题发明内容本发明是为解决上述现有课题而进行的发明，使半导体器件中的端子位置通用化，目的在于降低半导体器件的电学测试中所用夹具的成本。
本发明第1方面的半导体器件的特征在于，包括被安装在基板的表面上的多个半导体芯片；一并密封上述多个半导体芯片的密封树脂；以及被形成在上述基板的背面的多个端子，这是相邻的上述半导体芯片的最接近的该端子的间隔为在上述半导体芯片中该端子的间隔的整数倍的端子。
本发明第2方面的半导体器件的特征在于在第1方面所述的半导体器件中，在相邻的上述半导体芯片之间的上述树脂上，分别设置了2个切断部分。
本发明第3方面的半导体器件的特征在于在第1或第2方面所述的半导体器件中，上述端子含有与上述半导体芯片电连接的结合区。
本发明第4方面的半导体器件的特征在于在第3方面所述的半导体器件中，上述端子还含有被形成在上述结合区上的焊球。
本发明第5方面的半导体器件的制造方法，其特征在于含有在基板的表面上安装多个半导体芯片的工序；用密封树脂一并密封上述多个半导体芯片的工序；在上述基板的背面形成多个端子的工序，这是使端子形成为相邻的半导体芯片的最接近的端子的间隔为半导体芯片中端子的间隔的整数倍的工序；进行上述多个半导体芯片的电学测试的工序；以及切断上述树脂及上述基板，使上述半导体芯片单个化的工序。
本发明第6方面的半导体器件的制造方法的特征在于在第5方面所述的制造方法中，上述电学测试是使用以与上述半导体芯片中端子的间隔相同的间隔配置成栅格状的测试触针进行的。
本发明第7方面的半导体器件的制造方法的特征在于在第5或第6方面所述的制造方法中，采用使上述半导体芯片单个化的工序，使相邻半导体芯片之间进行两次切断。
本发明第8方面的半导体器件的制造方法的特征在于在第5或第6方面所述的制造方法中，形成上述多个端子的工序含有形成与上述半导体芯片电连接的多个结合区的工序。
本发明第9方面的半导体器件的制造方法的特征在于在第8方面所述的制造方法中，形成上述多个端子的工序还含有在上述结合区上形成焊球的工序。
图1是表示本发明的实施例1的半导体器件的表面的图。
图2是图1所示的半导体器件用基板的剖面图。
图3是表示图1所示的半导体器件的背面的图。
图4是表示透视了图1所示的树脂密封部的状态的图。
图5是图4的a-a剖面图。
图6是表示树脂密封部的切断部分的图。
图7是表示半导体器件的背面的切断部分的放大图。
图8是被切断了的半导体器件的剖面图。
图9是表示现有的半导体器件的表面的图。
图10是图9所示的半导体器件的剖面图。
图11是表示图9所示的半导体器件的背面的图。
图12是表示透视了图9所示的树脂密封部的状态的图。
图13是图12的b-b剖面图。
图14是表示树脂密封部的切断部分的图。
图15是表示半导体器件的背面的切断部分的放大图。
图16是被切断了的半导体器件的剖面图。
图17是表示图16所示的焊球附近的剖面图。
具体实施例方式
以下，参照
本发明的实施例。图中，对相同或相当的部分标以同一符号，所以简化乃至省略其说明。
实施例1.
参照图1～图8，说明本发明的实施例1的半导体器件用基板以及半导体器件的制造方法。并且，在本实施例1中，对于将BGA基板用作半导体器件用基板的例子进行说明。
图1是表示本发明的实施例1的半导体器件的表面的图，图2是图1所示半导体器件的剖面图，图3是表示图1所示的半导体器件的背面的图。并且，图4是表示透视了图1所示的树脂密封部的状态的图，图5是图4的a-a剖面图。另外，图6是表示树脂密封部的切断部分的图，图7是表示半导体器件的背面的切断部分的放大图，图8是被切断了的半导体器件的剖面图。
在图1-图8中，参照符号1表示半导体器件用基板(以下称为“基板”)，2表示树脂密封部，3表示焊球(端子)，4表示半导体芯片，5表示焊丝，6表示切断部分，7表示切剩的部分，8表示封装(半导体器件)，11表示测试触针。
首先，说明本实施例1的半导体器件。
如图1及图2所示，在基板1的表面上，形成多个树脂密封部2。并且，如图4及图5所示，在树脂密封部2内，设置了用焊丝5与基板1电连接的多个半导体芯片4。
另外，如图3及图5所示，在基板1的背面，对应于树脂密封部2内的半导体芯片4，形成作为外部电极用的端子的多个焊球3。这里，使焊球3配置成相邻的半导体芯片4(或封装8)的最接近的焊球3的间隔A为半导体芯片4(或封装8)中焊球3的间隔B的n倍(n为1以上的数)。例如，在封装尺寸为0.8mm×0.8mm的情况下，间隔A为9.6mm(＝0.8mm×12)，间隔B为0.8mm。另外，焊球3通过与半导体芯片4电连接的结合区(9)形成(参照图17)。并且，n值通常被设定在2～20的范围内。换言之，间隔A被设定为间隔B的2～20倍。
另外，如图5所示，以与焊球3的间隔B相同的间隔(例如0.8mm)将测试触针11配置成栅格状。用该测试触针11进行半导体器件的电学测试(见后述)。
另外，如图6～图8所示，在树脂密封部2及基板1中相邻的半导体芯片4之间，分别设置被锯刀切断的2个切断部分6。该2个切断部分6之间，也就是半导体芯片4(或封装8)之间的部分，成为切剩部分7。该切剩部分7是其大小随所期望的封装尺寸而改变的部分。也就是说，通过改变该切剩部分7的大小，能够得到所期望的封装尺寸。例如，在上述封装尺寸的情况下，切断部分6的宽度为0.35mm，切剩部分的宽度为0.9mm。
下面，说明半导体器件的制造方法。
首先，如图4及图5所示，在基板1的表面上安装多个半导体芯片4，用焊丝5使基板1与半导体芯片4进行电连接。
然后，用树脂一并密封多个半导体芯片4，形成树脂密封部2。
其次，在基板1的背面，形成与半导体芯片电连接的多个焊球安装用结合区(参照图17)。并且，在结合区上形成焊球3。这里，具有外部电极用端子功能的结合区及焊球3被形成为使相邻的半导体芯片4的最接近的端子的间距A为半导体芯片4中的端子间隔B的n倍(n为1以上的数)。例如，在封装尺寸为0.8mm×0.8mm的情况下，以间隔A为9.6mm(＝0.8mm×12)，间隔B为0.8mm那样形成结合区及焊球3。
接着，在多个半导体芯片4被安装在基板1上的状态下，同时进行多个半导体芯片4的电学测试。这里，如图5所示，电学测试采用以与焊球3的间隔B相同的间隔(例如0.8mm)配置成栅格状的测试触针11进行。
然后，在电学测试结束后，用锯刀切断设置在树脂密封部2及基板1上的切断部分6。这里，为得到所期望的封装尺寸，在相邻的半导体芯片4(或封装8)之间分2次切断，留有例如0.9mm宽度的切剩部分7。由此，封装8被逐个分开。
如上所述，在本实施例1中，使端子的位置通用化为相邻半导体芯片4的最接近的端子(结合区9、焊球3)的间隔A为在半导体芯片4中端子的间隔B的n倍(n为1以上的数)。因此，如果只准备1种以与半导体芯片4中端子的间隔B相同的间隔配置成栅格状的测试触针11，即使在树脂密封部2内的封装尺寸变化的情况下，也可以用相同的测试触针11进行电学测试。从而，能够大幅度节省测试夹具的成本。
此外，没有更换测试夹具所需的时间，也就是说没有封装转换损失，因而能够有效地进行电学测试。
而且，因为能在基板状态下同时测试多个封装8(或半导体芯片4)，所以电学测试的生产率大幅度提高了。并且，即使在封装已小型化的情况下，也能够防止在电学测试时或运输时封装的脱落。
还有，对于本实施例1，在使封装8单个化时，留有切剩部分7，分2次切断树脂密封部2及基板1。所以，如上所述，即使谋求端子位置的通用化，也可得到所期望的封装尺寸的半导体器件。
另外，对于本实施例1，说明了用BGA基板作为半导体器件用基板的情况，也就是对BGA型的封装作了说明，但并不限于此，对于LGA型的封装也可以适用。在这种场合下，不形成作为端子的焊球3也行。
按照本发明，通过使半导体器件中的端子位置通用化，能够降低在半导体器件电学测试中所用夹具的成本。
权利要求
1.一种半导体器件，其特征在于，备有被安装在基板的表面上的多个半导体芯片；一并密封上述多个半导体芯片的密封树脂；以及被形成在上述基板的背面的多个端子，这是相邻的上述半导体芯片的最接近的该端子的间隔为在上述半导体芯片中该端子的间隔的整数倍的端子。
2.如权利要求1所述的半导体器件，其特征在于在相邻的上述半导体芯片之间的上述树脂上，分别设置了2个切断部分。
3.如权利要求1或2所述的半导体器件，其特征在于上述端子含有与上述半导体芯片电连接的结合区。
4.如权利要求3所述的半导体器件，其特征在于上述端子还含有被形成在上述结合区上的焊球。
5.一种半导体器件的制造方法，其特征在于，含有在基板的表面上安装多个半导体芯片的工序；用密封树脂一并密封上述多个半导体芯片的工序；在上述基板的背面形成多个端子的工序，这是使端子形成为相邻的半导体芯片的最接近的端子的间隔为半导体芯片中的端子的间隔的整数倍的工序；进行上述多个半导体芯片的电学测试的工序；以及切断上述树脂及上述基板，使上述半导体芯片单个化的工序。
6.如权利要求5所述的半导体器件的制造方法，其特征在于上述电学测试是使用以与上述半导体芯片中端子的间隔相同的间隔配置成栅格状的测试触针进行的。
7.如权利要求5或6所述的半导体器件的制造方法，其特征在于采用使上述半导体芯片单个化的工序，使相邻半导体芯片之间进行两次切断。
8.如权利要求5或6所述的半导体器件的制造方法，其特征在于形成上述多个端子的工序含有形成与上述半导体芯片电连接的多个结合区的工序。
9.如权利要求8所述的半导体器件的制造方法，其特征在于形成上述多个端子的工序还含有在上述结合区上形成焊球的工序。
全文摘要
本发明的课题是使半导体器件中的端子位置通用化，从而降低用于半导体器件的电学测试的夹具的成本。在半导体器件用基板1的表面上安装多个半导体芯片4。用树脂一并密封多个半导体芯片4，形成树脂密封部2。在基板1的背面形成多个焊球3，使得相邻的半导体芯片4的最接近的焊球3的间隔A为在半导体芯片4中焊球3的间隔B的n倍(n为1以上的整数)。在进行了多个半导体芯片4的电学测试以后，切断树脂密封部2及基板1，使半导体芯片4单个化。
文档编号H01L23/498GK1467830SQ03119959
公开日2004年1月14日 申请日期2003年3月14日 优先权日2002年7月10日
发明者道井一成, 之, 筱永直之, 二, 仙波伸二 申请人:三菱电机株式会社