专利名称：嵌入式存储器的闸极制程及其闸极结构的制作方法
技术领域：
本发明有关于一种嵌入式存储器(embedded memory)技术，特别有关一种嵌入式存储器的闸极制程及其闸极结构，可以保护存储单元区域的穿遂氧化层(tunnel oxide)及介电结构，以避免遭受后续的原始氧化层清洗制程的侵害。
背景技术：
嵌入式存储器(embedded memory)组件为一种系统单芯片(system ona chip，SOC)组件，是指将存储器组件和逻辑组件整合于同一芯片上。嵌入式存储器组件包含有一存储单元(memory cell)区和一逻辑电路(logic circuit)区，而储存于存储单元区的存储单元内的数据则由逻辑电路来操作。目前广泛做为存储单元的结构有动态随机存取存储器单元(DRAM cell)、静态随机存取存储器单元(SRAM cell)以及闪存单元(flash memory cell)。
闪存的基本单元包含有一用来储存电荷的悬置闸极(floating gate)以及一用来控制字符线电压的控制闸极(control gate)，其操作方式是利用字符线以及源/汲极的电压搭配，来控制悬置闸极中的电荷储存量，以决定晶体管的开关状态，因此闪存也被称为电性可程序化只读存储器(Electrical programmable ROM，EPROM)。传统的闪存的闸极结构，是于一硅基底表面上依序制作一悬置闸极、一ONO介电层以及一控制闸极。至于一夹设于硅基底与悬置闸极之间的穿遂氧化层(tunnel oxide)，其薄膜品质与特性则是影响闪存的操作速度的重要因子。然而，在闪存制程以及逻辑标准制程的整合下，逻辑电路区域的闸极氧化层的制作会损伤穿遂氧化层，进而影响闪存的电性操作表现。
如图1A至图1D所示，其显示习知嵌入式存储器的闸极制程的剖面示意图。如图1A所示，一半导体硅基底10定义有一存储单元区域I以及一逻辑电路区域II。首先，于硅基底10的表面上长成一第一氧化硅层12，然后于存储单元区域I的表面上制作一闪存的闸极结构20，其包含有一悬置闸极层14、一ONO介电层16以及一控制闸极层18，则夹设于硅基底10与闸极结构20之间的第一氧化硅层12是用来作为一穿遂氧化层12a。而后，如图1B所示，进行氧化硅材质的沉积、干蚀刻制程，于闸极结构20的侧壁上形成一氧化硅侧壁子22。
接着，如图1C所示，对硅基底10的表面进行一预清洗(pre-cleaning)制程，是蚀刻去除硅基底10表面的第一氧化硅层12，亦即去除一原始氧化层(native oxide)，以利后续的闸极氧化层的制程。后续，如图1D所示，利用热氧化法，于硅基底10的整个表面上长成一第二氧化硅层24。最后，进行导电材质的沉积、存储单元区域I的光阻覆盖、逻辑电路区域II的光阻图案转移技术，以于逻辑电路区域II的第二氧化硅层24的表面上形成一闸极层26，则夹设于硅基底10与闸极层26之间的第二氧化硅层24是用来作为一闸极氧化层24a。
然而，为了去除逻辑电路区域II表面的原始氧化层所进行的预清洗(pre-cleaning)制程，于蚀刻溶液中的浸泡时程会蚀刻一部分的氧化硅侧壁子22，甚或侵害存储单元区域I的穿遂氧化层12a，如此将损伤穿遂氧化层12a的厚度与薄膜品质。因此，如何保护穿遂氧化层12a及介电层16以避免遭受后续原始氧化层清洗制程的侵害，是一个相当重要的课题。
发明内容
本发明的目的在于提出一种嵌入式存储器的闸极制程及其闸极结构，可以保护存储单元区域的穿遂氧化层以避免遭受后续的原始氧化层清洗制程的侵害。
为达成上述目的，本发明提供一种嵌入式存储器的闸极制程，包括下列步骤提供一半导体硅基底，其包含有一存储单元区域以及一逻辑电路区域；形成一第一介电层于该半导体硅基底表面上；形成一闸极结构于该存储单元区域内的该第一介电层表面上；形成一保护层于该半导体硅基底的该第一介电层的表面上，且该保护层覆盖该闸极结构的顶部与侧壁；形成一绝缘侧壁子于该闸极结构的侧壁的保护层上；进行一预清洗制程，以去除该逻辑电路区域的该保护层以及该第一介电层；形成一第二介电层于该半导体硅基底的表面上，以覆盖该逻辑电路区域；以及形成一闸极层于该逻辑电路区域内的该第二介电层的表面上。
为达成上述目的，本发明提供一种嵌入式存储器的闸极结构，包括有一半导体硅基底，其包含有一存储单元区域以及一逻辑电路区域；一穿遂介电层，形成于该存储单元区域内的该半导体硅基底表面上；一闸极结构，形成于该存储单元区域内的该穿遂介电层表面上；一保护层，覆盖该闸极结构的侧壁以及该穿遂介电层；一绝缘侧壁子，形成于该闸极结构的侧壁的保护层上；一闸极介电层，形成于该逻辑电路区域内的该半导体硅基底的表面上；以及一闸极层，形成于该逻辑电路区域内的该闸极介电层的表面上。
图1A至图1D显示习知嵌入式存储器的闸极制程的剖面示意图；图2A至图2L显示本发明的嵌入式存储器的闸极制程的剖面示意图。
符号说明半导体硅基底-10存储单元区域-I逻辑电路区域-II第一氧化硅层-12穿遂氧化层-12a悬置闸极层-14ONO介电层-16控制闸极层-18闸极结构-20氧化硅侧壁子-22第二氧化硅层-24闸极氧化层-24a闸极层-26半导体硅基底-30存储单元区域-I逻辑电路区域-II第一介电层-32穿遂介电层-32a第一导电层-34介电结构-36第二导电层-38闸极结构-40保护层-42绝缘层-44绝缘侧壁子-44a
第二介电层-46闸极介电层-46a第三导电层-48闸极层-48a第一光阻层-50第二光阻层-具体实施方式
本发明为一种嵌入式存储器的闸极制程及其闸极结构，可以保护存储单元区域的穿遂氧化层以避免遭受后续的原始氧化层清洗制程的侵害。本发明是应用于存储元件以及逻辑电路的整合制程中，其中存储元件可为动态随机存取存储器单元(DRAM cell)以及闪存单元(flash memorycell)。为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举闪存单元以及逻辑电路的整合制程作为一较佳实施例，并配合附图，作详细说明如下如图2A至图2L所示，其显示本发明的嵌入式存储器的闸极制程的剖面示意图。
如图2A所示，提供一半导体硅基底30，其表面上定义有一存储单元区域I以及一逻辑电路区域II。首先，于硅基底30的表面上形成一第一介电层32，较佳为利用热氧化方法形成一氧化硅层。然后，利用沉积、阻图案转移技术搭配非等向性干蚀刻方法，于存储单元区域I内定义形成一闪存的闸极结构40，其乃由一第一导电层34、一介电结构36以及一第二导电层38所依序堆栈而成。其中，第一导电层34是作为一悬置闸极、第二导电层38是作为一控制闸极。较佳为，第一导电层34为多晶硅材质，介电结构36是一由氧化硅、氮化硅以及氧化硅所堆栈的ONO介电结构，而第二导电层38为多晶硅材质。如此一来，夹设于闸极结构40与硅基底30之间的第一介电层32是作为一穿遂介电层32a。
然后，如图2B所示，于硅基底30的整个表面上形成一保护层42，用以覆盖闸极结构40以及穿遂介电层32a。保护层42一较佳为，利用热氧化法或其它沉积方法，顺应性地形成一氧化硅层，厚度约为50-500。保护层42的另一较佳为，利用CVD或LPCVD沉积方法，顺应性地形成一氮化硅层，厚度约为50-500。
接着，如图2C所示，于硅基底30的整个表面上覆盖一绝缘层44，较佳为利用PECVD或LPCVD的TEOS沉积方法，即以硅酸四乙酯(TEOS)当先驱物进行PECVD或LPCVD的步骤，以形成一氧化硅层。绝缘层44的另一较佳为，利用PECVD或LPCVD沉积方法，顺应性地形成一氮化硅层，厚度约为50-500随后，如图2D所示，利用干蚀刻方法，使绝缘层44残留于闸极结构40侧壁的保护层42的表面上，而成为一绝缘侧壁子44a。
完成存储单元区域I的穿遂介电层32a、闸极结构40以及绝缘侧壁子44a的制作之后，接下来要进行逻辑电路区域II的闸极介电层以与闸极层的制作。如图2E所示，对硅基底30的表面进行一预清洗(pre-cleaning)制程，是用以去除逻辑电路区域II的硅基底30表面的原始氧化层(native oxide)，以利后续的闸极氧化层的制程。较佳为，预清洗制程可蚀刻硅基底30表面的第一介电层32以及保护层42，并蚀刻闸极结构40顶部的保护层42。虽然在蚀刻溶液的浸泡时程中，亦会蚀刻一部分的绝缘侧壁子44a，甚或是蚀刻小部分的保护层42，但是保护层42能够使穿遂介电层32a及介电结构36免于蚀刻溶液的侵害，进而确保穿遂介电层32a及介电结构36的厚度与薄膜品质。
接着，如图2F所示，于硅基底30的整个表面上形成一第二介电层46，较佳为利用热氧化法于硅基底30的整个表面上长成一氧化硅层，其可覆盖逻辑电路区域II的硅基底30表面以及存储单元区域I的闸极结构40。
尔后，如图2G所示，于第二介电层48的表面上沉积一第三导电层48，较佳为利用LPCVD制程沉积一多晶硅层。接着，如图2H所示，提供一第一光阻层50，其图案可覆盖逻辑电路区域II的第三导电层48，以暴露存储单元区域I的第三导电层48。然后，如图2I所示，将未被第一光阻层50覆盖的存储单元区域I的第三导电层48去除，再将第一光阻层50去除，结果如图2J所示，第三导电层48仅定义于逻辑电路区域II内。
最后，如图2K所示，提供一第二光阻层52，其图案硅相对应于逻辑电路区域II的闸极层的图案，而后将未被第二光阻层52覆盖的逻辑电路区域II的第三导电层48去除，再将第二光阻层52去除，则结果如图2L所示，残留于逻辑电路区域II的第三导电层48是作为一闸极层48a，而夹设于闸极层48a与硅基底30之间的第二介电层46是作为一闸极介电层46a。
相较于习知技术，本发明于存储单元区域I内制作闸极结构40的绝缘侧壁子44a之前，先于闸极结构40的顶部与侧壁上形成保护层42，其可保护穿遂介电层32a及介电结构36以避免遭受后续预清洗制程的蚀刻侵害，如此可确保穿遂介电层32a及介电结构36的薄膜品质以及闪存的电性操作表现。
权利要求
1.一种嵌入式存储器的闸极制程，包括下列步骤提供一半导体硅基底，其包含有一存储单元区域以及一逻辑电路区域；形成一第一介电层于该半导体硅基底表面上；形成一闸极结构于该存储单元区域内的该第一介电层表面上；形成一保护层于该半导体硅基底的该第一介电层的表面上，且该保护层覆盖该闸极结构的顶部与侧壁；形成一绝缘侧壁子于该闸极结构的侧壁的保护层上；进行一预清洗制程，以去除该逻辑电路区域的该保护层以及该第一介电层；形成一第二介电层于该半导体硅基底的表面上，以覆盖该逻辑电路区域；以及形成一闸极层于该逻辑电路区域内的该第二介电层的表面上。
2.根据权利要求1所述的嵌入式存储器的闸极制程，其中该存储单元区域内的存储元件是为一动态随机存取存储器单元(DRAM cell)或一闪存单元(flash memory cell)。
3.根据权利要求1所述的嵌入式存储器的闸极制程，其中该第一介电层是为一氧化硅层。
4.根据权利要求1所述的嵌入式存储器的闸极制程，其中该存储单元区域内的该闸极结构包含有一悬置闸极层，是形成于该存储单元区域内的该第一介电层的表面上；一介电结构层，是形成于该悬置闸极层上；以及一控制闸极层，是形成于该控制闸极层上。
5.根据权利要求1所述的嵌入式存储器的闸极制程，其中该保护层是为一氧化硅层或一氮化硅层。
6.根据权利要求1所述的嵌入式存储器的闸极制程，其中该保护层的厚度范围为50-500。
7.根据权利要求1所述的嵌入式存储器的闸极制程，其中该预清洗制程是同时去除该存储单元区域内的该绝缘侧壁子区域以外的该保护层以及该第一介电层。
8.根据权利要求1所述的嵌入式存储器的闸极制程，其中该第二介电层是为一氧化硅层。
9.根据权利要求1所述的嵌入式存储器的闸极制程，其中该第二介电层是同时覆盖该存储单元区域的表面。
10.根据权利要求1所述的嵌入式存储器的闸极制程，其中该逻辑电路区域内的该闸极层的制作方法包括下列步骤沉积一导电层于该第二介电层的表面上；形成一第一光阻层于该导电层表面上，以覆盖该逻辑电路区域；利用该第一光阻层作为罩幕，以蚀刻该存储单元区域内的该导电层；去除该第一光阻层；形成一第二光阻层于该硅基底表面上，其中该第二光阻层的图案相对应于该闸极层的图案；利用该第二光阻层作为罩幕，以蚀刻未被该第二光阻层覆盖的该导电层，则残留于该逻辑电路区域内的该导电层是成为该闸极层；以及去除该第二光阻层。
11.一种嵌入式存储器的闸极结构，其特征在于所述闸板结构包括有一半导体硅基底，其包含有一存储单元区域以及一逻辑电路区域；一穿遂介电层，形成于该存储单元区域内的该半导体硅基底表面上；一闸极结构，形成于该存储单元区域内的该穿遂介电层表面上；一保护层，覆盖该闸极结构的侧壁以及该穿遂介电层；一绝缘侧壁子，形成于该闸板结构的侧壁的保护层上；一闸极介电层，形成于该逻辑电路区域内的该半导体硅基底的表面上；以及一闸极层，形成于该逻辑电路区域内的该闸极介电层的表面上。
12.根据权利要求11所述的嵌入式存储器的闸极结构，其特征在于该存储单元区域内包含有一动态随机存取存储器单元(DRAM cell)或一闪存单元(flash memory cell)。
13.根据权利要求11所述的嵌入式存储器的闸极结构，其特征在于该穿遂介电层是为一氧化硅层。
14.根据权利要求11所述的嵌入式存储器的闸极结构，其特征在于该存储单元区域内的该闸极结构包含有一悬置闸极层，是形成于该存储单元区域内的该穿遂介电层的表面上；一介电结构层，是形成于该悬置闸极层上；以及一控制闸极层，是形成于该控制闸极层上。
15.根据权利要求11所述的嵌入式存储器的闸极结构，其特征在于该保护层是为一氧化硅层或一氮化硅层。
16.根据权利要求11所述的嵌入式存储器的闸极结构，其特征在于该保护层的厚度范围为50-500。
17.根据权利要求11所述的嵌入式存储器的闸极结构，其特征在于该逻辑电路区域内的该闸极介电层是为一氧化硅层。
18.根据权利要求11所述的嵌入式存储器的闸极结构，其特征在于该逻辑电路区域内的该闸极层是为一多晶硅层。
全文摘要
一种嵌入式存储器的闸极制程及其闸极结构，包括一半导体硅基底，包含有一存储单元区域以及一逻辑电路区域，一穿遂介电层形成于该存储单元区域内的该半导体硅基底表面上，一闸极结构，形成于该存储单元区域内的该穿遂介电层表面上，一保护层覆盖该闸极结构的侧壁以及该穿遂介电层，以及一绝缘侧壁子形成于该闸极结构的侧壁的保护层上，则该保护层可以保护存储单元区域的穿遂介电层，以避免遭受后续的原始氧化层清洗制程的侵害。
文档编号H01L27/105GK1553479SQ0313636
公开日2004年12月8日 申请日期2003年6月2日 优先权日2003年6月2日
发明者陈世明, 杨晓莹 申请人:世界先进积体电路股份有限公司