半导体存储装置及其制造方法

专利名称：半导体存储装置及其制造方法
技术领域：
本发明涉及可高度集成的非易失性的半导体存储装置及其制造方法。
背景技术：
近年来，提出各种各样的半导体存储装置，作为其中一个例子，例如在特开平05-326893所公开的那样，在元件分离区域下具有位线的半导体存储元件由于容易进行高度集成而备受关注。
下面参考图59(a)～(e)及图60说明在元件分离区域下具有位线的半导体存储装置及其制造方法。
首先如图59(a)所示，在硅衬底1上层叠捕获膜2后，如图59(b)所示，通过对硅衬底1以抗蚀剂图案3为掩膜离子注入杂质形成成为位线的杂质扩散层4，之后，对捕获膜2以抗蚀剂图案3为掩膜进行选择蚀刻，去除捕获膜2的杂质扩散层4的上侧部分。
接着如图59(c)所示，去除抗蚀剂图案3后，如图59(d)所示，通过热氧化法，形成LOCOS分离区域5。
接着如图59(e)所示，在半导体衬底1上跨过整个面层叠多晶硅膜6后，对该多晶硅膜6进行选择蚀刻时，如图60所示，得到现有技术的半导体存储装置。
但是，上述现有技术的半导体存储装置中，主要有3个问题。
第一是由于为分离元件而使用了LOCOS分离区域，所以难以细微化。即，LOCOS分离区域在元件分离区域的端部产生鸟嘴状部分(bird’s beak)，使得活性区域与掩膜尺寸相比缩小了。因此，需要将掩膜尺寸预先作得较大，造成了细微化的困难。
第二是由于成为位线的杂质扩散层设置在LOCOS分离区域之下，使得位线的低电阻化变得困难了。
第三是难以适用撒里赛德(saliside)技术，从而栅极的低电阻化变得困难了。即，如图60所示，成为位线的杂质扩散层4扩散到LOCOS分离区域4的外侧。因此该状态下进行撒里赛德时，在杂质扩散层4表面部形成了硅化物层，从而恐怕位线之间经硅化物层短路，所以难以适用撒里赛德技术。

发明内容
鉴于上述情况，本发明目的是在非易失性存储装置中，在成为位线的杂质扩散层上可以不形成LOCOS分离区域，实现半导体存储装置的细微化。
本发明的第一半导体存储装置包括在半导体衬底的表面区域中彼此分开地形成的一对杂质扩散层；在半导体衬底上的一对杂质扩散层彼此之间的区域中形成的捕获膜；在捕获膜上形成的栅极；在一对杂质扩散层上夹住栅极形成的一对绝缘膜。
根据第一半导体存储装置，由于包括在一对杂质扩散层上夹住栅极形成的一对绝缘膜，在栅极和捕获膜构成的存储器元件两侧上不需要设置LOCOS分离区域，因此可实现半导体存储装置的细微化。
本发明的第二半导体存储装置包括在半导体衬底的表面区域中按条状形成、成为位线的多个杂质扩散层；在半导体衬底上的多个杂质扩散层上侧形成、在位线方向上延伸的多个埋入绝缘膜；在半导体衬底上设置、在字线方向延伸的存储器元件的栅极，栅极在半导体衬底上的多个埋入绝缘膜彼此之间经捕获膜形成，具有和多个埋入绝缘膜的高度位置大致相等的高度位置的多个第一导电膜，和在多个埋入绝缘膜和多个第一导电膜上施加形成、将多个第一导电膜之间电连接起来的第二导电膜。
根据第二半导体存储装置，由于在成为位线的杂质扩散层的上侧设置在位线方向上延伸的埋入绝缘膜，同时构成栅极的第一导电膜由埋入绝缘膜彼此分离，在栅极和捕获膜构成的存储器元件彼此之间不需要设置LOCOS分离区域。第一导电膜由埋入绝缘膜彼此分离，而第一导电膜之间由第二导电膜电连接，因此不会产生故障。
因此根据第二半导体存储装置，可实现半导体存储装置的细微化。
第一或第二半导体存储装置中，更好是捕获膜由在半导体衬底上顺序层叠的氧化硅膜、氮化硅膜和氧化硅膜的层叠膜构成。
这样，可确实提高半导体存储装置的特性。
本发明的第三半导体存储装置包括在半导体衬底的表面区域中按条状形成、成为位线的多个杂质扩散层；在半导体衬底上的多个杂质扩散层上侧形成、在位线方向上延伸的多个埋入绝缘膜；在半导体衬底上的多个埋入绝缘膜彼此之间经隧道绝缘膜形成、由具有和多个埋入绝缘膜的高度位置大致相等的高度位置的多个第一导电膜构成的多个浮游电极；在多个埋入绝缘膜和多个浮游电极上施加形成、在字线方向上延伸的电极间绝缘膜；在电极间绝缘膜上形成、由在字线方向延伸的第二导电膜构成的存储器元件的栅极。
根据第三半导体存储装置，由于在成为位线的杂质扩散层的上侧设置在位线方向上延伸的埋入绝缘膜，同时构成浮游电极的第一导电膜由埋入绝缘膜彼此分离，在浮游电极和电极间绝缘膜和栅极构成的存储器元件彼此之间不需要设置LOCOS分离区域。第一导电膜由埋入绝缘膜彼此分离，而第一导电膜之间有第二导电膜电连接，因此不会产生故障。
因此根据第三半导体存储装置，可实现半导体存储装置的细微化。
更好是在第二或第三的半导体存储装置中，包括第一导电膜侧面形成的侧壁绝缘膜。
这样，可抑制向杂质扩散层注入的杂质扩散引起的短隧道效应，因此可缩小栅极长度。
此时，更好是在杂质扩散层和埋入绝缘膜之间且在彼此相对的侧壁绝缘膜彼此之间设置金属膜。
这样，由于在成为位线的杂质扩散层上形成金属膜，可实现位线的低电阻化。
在第二或第三的半导体存储装置中，更好是杂质扩散层具有在中央部形成的高浓度杂质扩散层和在高浓度杂质扩散层两侧形成的低浓度杂质扩散层。
这样，可抑制向高浓度杂质扩散层注入的杂质扩散引起的短隧道效应，因此可缩小栅极长度。
在第二或第三的半导体存储装置中，更好是第二导电膜表面部形成硅化物层。
这样，可实现栅极的低电阻化。
在第二或第三的半导体存储装置中，更好是包括在埋入绝缘膜侧面形成的侧壁绝缘膜。
这样，在半导体衬底表面的杂质扩散层的外侧部分用侧壁绝缘膜覆盖的状态下可进行撒里赛德，从而可防止成为位线的杂质扩散层之间经硅化物层短路，同时可实现位线的低电阻化。
在第二或第三的半导体存储装置中，更好是包括在多个埋入绝缘膜彼此之间埋入的绝缘膜。
这样，在半导体衬底表面的杂质扩散层的外侧部分用侧壁绝缘膜覆盖的状态下可进行撒里赛德，从而可确实防止成为位线的杂质扩散层之间经硅化物层短路。
在第二或第三的半导体存储装置中，更好是第二导电膜是金属膜。
这样，可实现栅极的低电阻化。
在第二或第三的半导体存储装置中，更好是半导体衬底上设置构成逻辑电路的晶体管，晶体管的栅极具有第一导电膜和第二导电膜的层叠结构。
这样，构成逻辑电路的晶体管的栅极可不导致工序数增加地来形成。
在第二或第三的半导体存储装置中，晶体管的栅极具有第一导电膜和第二导电膜的层叠结构的情况下，更好是在第二导电膜表面部形成硅化物层。
这样，可实现构成逻辑电路的晶体管的栅极的低电阻化。
在第二或第三的半导体存储装置中，晶体管的栅极具有第一导电膜和第二导电膜的层叠结构的情况下，更好是第二导电膜由金属膜构成。
这样，可实现构成逻辑电路的晶体管的栅极的低电阻化。
在第二或第三的半导体存储装置中，更好是在半导体衬底上设置构成逻辑电路的晶体管，晶体管的栅极仅由第二导电膜构成。
这样，可实现构成逻辑电路的晶体管的栅极的细微化。
本发明的第一半导体存储装置的制造方法包括在半导体衬底上的存储器元件形成区域形成捕获膜的工序；在捕获膜上层叠第一导电膜的工序；使用沿位线方向延伸的第一掩膜图案对第一导电膜构图的工序；对半导体衬底以第一掩膜图案或构图的第一导电膜为掩膜，注入杂质，形成成为位线的杂质扩散层的工序；在半导体衬底上的构图的第一导电膜彼此之间形成埋入绝缘膜的工序；在构图的第一导电膜和埋入绝缘膜上层叠第二导电膜的工序；使用在字线方向延伸的第二掩膜图案对第二导电膜和构图的第一导电膜构图，形成由构图的第二导电膜和构图的第一导电膜所构成的存储器元件的栅极的工序。
根据第一半导体存储装置的制造方法，由于在成为位线的杂质扩散层的上侧设置在位线方向上延伸的埋入绝缘膜，同时构成栅极的构图的第一导电膜由埋入绝缘膜彼此分离，在栅极和捕获膜构成的存储器元件彼此之间不需要设置LOCOS分离区域。构图的第一导电膜由埋入绝缘膜彼此分离，而构图的第一导电膜之间由第二导电膜电连接，因此不会产生故障。
因此根据第一半导体存储装置的制造方法，可实现半导体存储装置的细微化。
本发明的第二半导体存储装置的制造方法包括在半导体衬底上的存储器元件形成区域形成捕获膜的工序；在捕获膜上层叠第一导电膜的工序；使用沿位线方向延伸的第一掩膜图案对第一导电膜构图的工序；在构图的第一导电膜侧面形成第一侧壁绝缘膜的工序；对半导体衬底以构图的第一导电膜和第一侧壁绝缘膜为掩膜，注入杂质，形成成为位线的杂质扩散层的工序；对半导体衬底实施热处理，将杂质扩散层与构图的第一导电膜进行叠加的工序；在半导体衬底上的彼此相对的第一侧壁绝缘膜彼此之间形成埋入绝缘膜的工序；在构图的第一导电膜和埋入绝缘膜上层叠第二导电膜的工序；使用在字线方向延伸的第二掩膜图案对第二导电膜和构图的第一导电膜构图，形成由构图的第二导电膜和构图的第一导电膜所构成的存储器元件的栅极的工序。
根据第二半导体存储装置的制造方法，由于在成为位线的杂质扩散层的上侧设置在位线方向上延伸的埋入绝缘膜，同时构成栅极的构图的第一导电膜由埋入绝缘膜彼此分离，在栅极和捕获膜构成的存储器元件彼此之间不需要设置LOCOS分离区域。构图的第一导电膜由埋入绝缘膜彼此分离，而构图的第一导电膜之间由第二导电膜电连接，因此不会产生故障。
由于包括在构成栅极的构图的第一导电膜侧面形成第一侧壁绝缘膜的工序，可抑制向杂质扩散层注入的杂质扩散引起的短隧道效应，因此可缩小栅极长度。
因此根据第二半导体存储装置的制造方法，可实现半导体存储装置进一步的细微化。
本发明的第三半导体存储装置的制造方法包括在半导体衬底上的存储器元件形成区域形成捕获膜的工序；在捕获膜上层叠第一导电膜的工序；使用沿位线方向延伸的第一掩膜图案对第一导电膜构图的工序；对半导体衬底以构图的第一导电膜为掩膜，注入杂质，形成低浓度杂质扩散层的工序；在构图的第一导电膜侧面形成第一侧壁绝缘膜的工序；对半导体衬底以构图的第一导电膜和第一侧壁绝缘膜为掩膜，注入杂质，形成成为位线的高浓度杂质扩散层的工序；在半导体衬底上的彼此相对的第一侧壁绝缘膜彼此之间形成埋入绝缘膜的工序；在构图的第一导电膜和埋入绝缘膜上层叠第二导电膜的工序；使用在字线方向延伸的第二掩膜图案对第二导电膜和构图的第一导电膜构图，形成由构图的第二导电膜和构图的第一导电膜所构成的存储器元件的栅极的工序。
根据第三半导体存储装置的制造方法，由于在成为位线的高浓度杂质扩散层的上侧设置在位线方向上延伸的埋入绝缘膜，同时构成栅极的构图的第一导电膜由埋入绝缘膜彼此分离，在栅极和捕获膜构成的存储器元件彼此之间不需要设置LOCOS分离区域。构图的第一导电膜由埋入绝缘膜彼此分离，而构图的第一导电膜之间由第二导电膜电连接，因此不会产生故障。
由于可在成为位线的高浓度杂质扩散层两侧确实形成低浓度杂质扩散层，可抑制向高浓度杂质扩散层注入的杂质扩散引起的短隧道效应，因此可缩小栅极长度。
因此根据第三半导体存储装置的制造方法，可实现半导体存储装置进一步的细微化。
第二或第三半导体存储装置的制造方法中，更好是形成埋入绝缘膜的工序包含在半导体衬底上经金属膜形成埋入绝缘膜的工序。
这样，由于在成为位线的杂质扩散层上形成金属膜，可实现位线的低电阻化。
第一或第二半导体存储装置的制造方法中，更好是形成杂质扩散层的工序包含对半导体衬底经捕获膜注入杂质的工序。
这样，杂质注入时可由捕获膜保护半导体衬底的表面。
第一或第二半导体存储装置的制造方法中，可以是在对第一导电膜构图的工序和形成杂质扩散层的工序之间包括以第一掩膜图案或构图的第一导电膜为掩膜对捕获膜构图的工序，形成杂质扩散层的工序包含对半导体衬底不经捕获膜注入杂质的工序。
第三半导体存储装置的制造方法中，更好是形成低浓度杂质扩散层的工序包含对半导体衬底经捕获膜注入杂质的工序。
这样，形成低浓度杂质层的杂质注入时可由捕获膜保护半导体衬底的表面，从而可降低半导体衬底受到的损坏。
第三半导体存储装置的制造方法中，更好是形成低浓度杂质扩散层的工序包含去除从捕获膜的构图的第一导电膜露出的区域中的至少一部分后对半导体衬底注入杂质的工序。
这样，可降低形成低浓度杂质扩散层的离子注入工序的加速能量。
第三半导体存储装置的制造方法中，更好是形成低浓度杂质扩散层的工序包含对半导体衬底经捕获膜注入杂质的工序的情况下，形成高浓度杂质扩散层的工序包含对半导体衬底经捕获膜注入杂质的工序。
这样，形成高浓度杂质层的注入时可由捕获膜保护半导体衬底的表面。
第三半导体存储装置的制造方法中，更好是形成低浓度杂质扩散层的工序包含对半导体衬底经捕获膜注入杂质的工序的情况下，形成低浓度杂质扩散层的工序和形成高浓度杂质扩散层的工序之间包括以第一掩膜图案或构图的第一导电膜为掩膜对捕获膜构图的工序，形成高浓度杂质扩散层的工序也可包含对半导体衬底不经捕获膜注入杂质的工序。
第三半导体存储装置的制造方法在对第一导电膜构图的工序和形成低浓度杂质扩散层的工序之间包括以第一掩膜图案或构图的第一导电膜为掩膜对捕获膜构图的工序，形成低浓度杂质扩散层的工序也可包含对半导体衬底不经捕获膜注入杂质的工序。
第一到第三半导体存储装置的制造方法中，更好是形成栅极的工序包含在构图的第二导电膜表面部形成硅化物层的工序。
这样，可实现栅极电阻的低电阻化。
第一到第三半导体存储装置的制造方法中，更好是形成栅极的工序包含在构图的第二导电膜表面部形成硅化物层的工序的情况下，包含在埋入绝缘膜的侧面形成第二侧壁绝缘膜后，在构图的第二导电膜表面部形成硅化物层的工序。
这样在半导体衬底表面的杂质扩散层的外侧部分由第二侧壁绝缘膜覆盖的状态下进行撒里赛德，从而可防止成为位线的杂质扩散层之间被硅化物层短路的情况。
第一到第三半导体存储装置的制造方法中，更好是形成栅极的工序包含在埋入绝缘膜的侧面形成第二侧壁绝缘膜的情况下，半导体存储装置具有在半导体衬底上设置、构成逻辑电路的晶体管，埋入绝缘膜的侧面形成第二侧壁绝缘膜的工序包含在构成逻辑电路的晶体管的栅极的侧面形成第二侧壁绝缘膜的工序。
这样，可在构成逻辑电路的晶体管的栅极侧面形成侧壁绝缘膜而不导致工序数增加。
第一到第三半导体存储装置的制造方法中，更好是形成栅极的工序包含在埋入绝缘膜彼此之间埋入绝缘膜后在构图的第二导电膜表面部形成硅化物层的工序。
这样在半导体衬底表面的杂质扩散层的外侧部分由绝缘膜完全覆盖的状态下进行撒里赛德，从而可确实防止成为位线的杂质扩散层之间被硅化物层短路的情况。
第二或第三半导体存储装置的制造方法中，更好是第二导电膜是金属膜。
这样可实现栅极低电阻化。
第二或第三半导体存储装置的制造方法中第二导电膜是金属膜的情况下，更好是半导体存储装置具有在半导体衬底上设置、构成逻辑电路的晶体管，构成逻辑电路的晶体管的栅极具有构图的第一导电膜和构图的金属膜的层叠结构。
这样，可将构成逻辑电路的晶体管的栅极作成多金属构造而不导致工序数增加。
第一到第三半导体存储装置的制造方法中，更好是半导体存储装置具有在半导体衬底上设置、构成逻辑电路的晶体管，构成逻辑电路的晶体管的栅极仅由构图的具有构图的第二导电膜构成。
这样，可实现构成逻辑电路的晶体管的栅极细微化。
第一到第三半导体存储装置的制造方法中，更好是半导体存储装置具有在半导体衬底上设置、构成逻辑电路的晶体管，形成栅极的工序包含通过在半导体衬底上的逻辑电路形成区域中对第二导电膜和构图的第一导电膜构图，形成由构图的第二导电膜和构图的第一导电膜构成的构成逻辑电路的晶体管的栅极的工序。
这样，可形成构成逻辑电路的晶体管的栅极而不导致工序数增加。
本发明的第四半导体存储装置的制造方法包括在半导体衬底上的存储器元件形成区域形成隧道绝缘膜的工序；在隧道绝缘膜上层叠第一导电膜的工序；使用沿位线方向延伸的第一掩膜图案对第一导电膜构图的工序；对半导体衬底以掩膜图案或构图的第一导电膜为掩膜，注入杂质，形成成为位线的杂质扩散层的工序；在半导体衬底上的构图的第一导电膜彼此之间形成埋入绝缘膜的工序；在构图的第一导电膜和埋入绝缘膜上层叠电极间绝缘膜的工序；在电极间绝缘膜上层叠第二导电膜的工序；使用在字线方向延伸的第二掩膜图案对第二导电膜、电极间绝缘膜和构图的第一导电膜构图，形成由构图的第二导电膜所构成的存储器元件的栅极和构图的第一导电膜所构成的浮游电极的工序。
根据第四半导体存储装置的制造方法，在成为位线的杂质扩散层的上侧设置沿着位线方向延伸的埋入绝缘膜的同时，成为浮游电极的构图的第一导电膜由埋入绝缘膜彼此分离，因此在浮游电极、电极间绝缘膜以及栅极构成的存储器元件彼此之间不需要设置LOCOS分离区域。构图的第一导电膜由埋入绝缘膜彼此分离，而构图的第一导电膜之间由第二导电膜电连接，因此不会产生故障。
从而，根据第四半导体存储装置的制造方法，可实现半导体存储装置的细微化。
本发明的第五半导体存储装置的制造方法包括在半导体衬底上的存储器元件形成区域形成隧道绝缘膜的工序；在隧道绝缘膜上层叠第一导电膜的工序；使用沿位线方向延伸的第一掩膜图案对第一导电膜构图的工序；在构图的第一导电膜的侧面形成第一侧壁绝缘膜的工序；对半导体衬底以构图的第一导电膜和第一侧壁绝缘膜为掩膜，注入杂质，形成成为位线的杂质扩散层的工序；对半导体衬底实施热处理，将杂质扩散层重叠在构图的第一导电膜的工序；在半导体衬底上的彼此相对的第一侧壁绝缘膜彼此之间形成埋入绝缘膜的工序；在构图的第一导电膜和埋入绝缘膜上层叠电极间绝缘膜的工序；在电极间绝缘膜上层叠第二导电膜的工序；使用在字线方向延伸的第二掩膜图案对第二导电膜、电极间绝缘膜和构图的第一导电膜构图，形成由构图的第二导电膜所构成的存储器元件的栅极和构图的第一导电膜所构成的浮游电极的工序。
根据第五半导体存储装置的制造方法，在成为位线的杂质扩散层的上侧设置沿着位线方向延伸的埋入绝缘膜的同时，成为浮游电极的构图的第一导电膜由埋入绝缘膜彼此分离，因此在浮游电极、电极间绝缘膜以及栅极构成的存储器元件彼此之间不需要设置LOCOS分离区域。构图的第一导电膜由埋入绝缘膜彼此分离，而构图的第一导电膜之间由第二导电膜电连接，因此不会产生故障。
由于包括在成为浮游电极的构图的第一导电膜侧面形成第一侧壁绝缘膜的工序，可抑制向杂质扩散层注入的杂质的扩散所引起的短隧道效应，因此可缩小栅极长度。
从而，根据第五半导体存储装置的制造方法，可实现半导体存储装置的进一步细微化。
本发明的第六半导体存储装置的制造方法包括在半导体衬底上的存储器元件形成区域形成隧道绝缘膜的工序；在隧道绝缘膜上层叠第一导电膜的工序；使用沿位线方向延伸的第一掩膜图案对第一导电膜构图的工序；对半导体衬底以构图的第一导电膜为掩膜，注入杂质，形成低浓度杂质扩散层的工序；在构图的第一导电膜侧面形成第一侧壁绝缘膜的工序；对半导体衬底以构图的第一导电膜和第一侧壁绝缘膜为掩膜，注入杂质，形成成为位线的高浓度杂质扩散层的工序；在半导体衬底上的彼此相对的第一侧壁绝缘膜彼此之间形成埋入绝缘膜的工序；在构图的第一导电膜和埋入绝缘膜上层叠电极间绝缘膜的工序；在电极间绝缘膜上层叠第二导电膜的工序；使用在字线方向延伸的第二掩膜图案对第二导电膜、电极间绝缘膜和构图的第一导电膜构图，形成由构图的第二导电膜所构成的存储器元件的栅极和构图的第一导电膜所构成的浮游电极的工序。
根据第六半导体存储装置的制造方法，在成为位线的高浓度杂质扩散层的上侧设置沿着位线方向延伸的埋入绝缘膜的同时，成为浮游电极的构图的第一导电膜由埋入绝缘膜彼此分离，因此在浮游电极、电极间绝缘膜以及栅极构成的存储器元件彼此之间不需要设置LOCOS分离区域。构图的第一导电膜由埋入绝缘膜彼此分离，而构图的第一导电膜之间由第二导电膜电连接，因此不会产生故障。
由于包括在高浓度杂质扩散层两侧形成低浓度杂质扩散层的工序，可抑制向高浓度杂质扩散层注入的杂质的扩散所引起的短隧道效应，因此可缩小栅极长度。
从而，根据第六半导体存储装置的制造方法，可实现半导体存储装置的进一步细微化。
第四或第五半导体存储装置的制造方法中，更好是形成埋入绝缘膜的工序包含在半导体衬底上经金属膜形成埋入绝缘膜的工序。
这样，可在成为位线的杂质扩散层上形成金属膜，从而可实现位线的低电阻化。
第四或第五半导体存储装置的制造方法中，更好是形成杂质扩散层的工序包含对半导体衬底经隧道绝缘膜注入杂质的工序。
这样，杂质注入时可由隧道绝缘膜保护半导体衬底表面。
第四或第五半导体存储装置的制造方法中，更好是在对第一导电膜构图的工序和形成杂质扩散层的工序之间包括以第一掩膜图案或构图的第一导电膜为掩膜对隧道绝缘膜构图的工序，形成杂质扩散层的工序包含对半导体衬底不经隧道绝缘膜注入杂质的工序。
第六半导体存储装置的制造方法中，更好是形成低浓度杂质扩散层的工序包含对半导体衬底经隧道绝缘膜注入杂质的工序。
这样，形成低浓度杂质扩散层用的杂质注入时可由隧道绝缘膜保护半导体衬底表面，从而可降低半导体衬底受到的损坏。
第六半导体存储装置的制造方法中，更好是形成低浓度杂质扩散层的工序包含去除从隧道绝缘膜的构图的第一导电膜露出的区域中的至少一部分后对半导体衬底注入杂质的工序。
这样，可降低形成低浓度杂质扩散层用的离子注入工序的加速能量。
第六半导体存储装置的制造方法中，更好是在形成低浓度杂质扩散层的工序包含对半导体衬底经隧道绝缘膜注入杂质的工序的情况下，形成高浓度杂质扩散层的工序也可包含对半导体衬底经隧道绝缘膜注入杂质的工序。
这样，形成高浓度杂质扩散层用的杂质注入时也可由隧道绝缘膜保护半导体衬底表面。
第六半导体存储装置的制造方法可在形成低浓度杂质扩散层的工序和形成高浓度杂质扩散层的工序之间包括以第一掩膜图案或构图的第一导电膜为掩膜对隧道绝缘膜构图的工序，形成高浓度杂质扩散层的工序包含对半导体衬底不经隧道绝缘膜注入杂质的工序。
第六半导体存储装置的制造方法可在对第一导电膜构图的工序和形成低浓度杂质扩散层的工序之间包括以第一掩膜图案或构图的第一导电膜为掩膜对捕获膜构图的工序，形成低浓度杂质扩散层的工序包含对半导体衬底不经捕获膜注入杂质的工序。
第四到第六半导体存储装置的制造方法中，更好是形成栅极的工序包含在构图的第二导电膜表面部形成硅化物层的工序。
这样，可实现栅极的低电阻化。
第四到第六半导体存储装置的制造方法中，更好是形成栅极的工序包含在埋入绝缘膜的侧面形成第二侧壁绝缘膜后，在构图的第二导电膜表面部形成硅化物层的工序。
这样，在半导体衬底表面的杂质扩散层的外侧部分用侧壁绝缘膜覆盖的状态下进行撒里赛德，从而可防止成为位线的杂质扩散层之间由硅化物层短路。
第四到第六半导体存储装置的制造方法中，在形成栅极的工序包含在埋入绝缘膜的侧面形成第二侧壁绝缘膜的工序的情况下，半导体存储装置具有在半导体衬底上设置、构成逻辑电路的晶体管，埋入绝缘膜的侧面形成第二侧壁绝缘膜的工序包含在构成逻辑电路的晶体管的栅极的侧面形成第二侧壁绝缘膜的工序。
这样，可在构成逻辑电路的晶体管的栅极侧面形成侧壁绝缘膜而不导致工序数增加。
第四到第六半导体存储装置的制造方法中，更好是形成栅极的工序包含在埋入绝缘膜彼此之间埋入绝缘膜后在构图的第二导电膜表面部形成硅化物层的工序。
这样，在半导体衬底表面的杂质扩散层的外侧部分用绝缘膜完全覆盖的状态下进行撒里赛德，从而可确实防止成为位线的杂质扩散层之间由硅化物层短路。
第四到第六半导体存储装置的制造方法中，更好是半导体存储装置具有在半导体衬底上设置、构成逻辑电路的晶体管，构成逻辑电路的晶体管的栅极仅由构图的具有构图的第二导电膜构成。
这样，可形成构成逻辑电路的晶体管的栅极而不导致工序数增加。


图1(a)～(c)是表示第一实施例的半导体存储装置的制造方法的各工序的剖面图；图2(a)～(c)是表示第一实施例的半导体存储装置的制造方法的各工序的剖面图；图3是第一实施例的半导体存储装置的剖面斜视图；图4(a)是沿着图3的IVA-IVA线的剖面图，图4(b)是沿着图3的IVB-IVB线的剖面图，图4(c)是沿着图3的IVC-IVC线的剖面图，图4(d)是沿着图3的IVD-IVD线的剖面图；图5(a)～(d)是表示第二实施例的半导体存储装置的制造方法的各工序的剖面图；图6(a)～(d)是表示第二实施例的半导体存储装置的制造方法的各工序的剖面图；图7是第二实施例的半导体存储装置的剖面斜视图；
图8(a)是沿着图7的VIIIA-VIIIA线的剖面图，图8(b)是沿着图7的VIIIB-VIIIB线的剖面图，图8(c)是沿着图7的VIIIC-VIIIC线的剖面图，图8(d)是沿着图7的VIIID-VIIID线的剖面图；图9(a)～(d)是表示第三实施例的半导体存储装置的制造方法的各工序的剖面图；图10(a)～(d)是表示第三实施例的半导体存储装置的制造方法的各工序的剖面图；图11是第三实施例的半导体存储装置的斜视图；图12(a)是沿着图11的XIIA-XIIA线的剖面图，图12(b)是沿着图11的XIIB-XIIB线的剖面图，图12(c)是沿着图11的XIIC-XIIC线的剖面图，图12(d)是沿着图11的XIID-XIID线的剖面图；图13(a)～(e)是表示第四实施例的半导体存储装置的制造方法的各工序的剖面图；图14(a)～(d)是表示第四实施例的半导体存储装置的制造方法的各工序的剖面图；图15是第四实施例的半导体存储装置的斜视图；图16(a)是沿着图15的XVIA-XVIA线的剖面图，图16(b)是沿着图15的XVIB-XVIB线的剖面图，图16(c)是沿着图15的XVIC-XVIC线的剖面图，图16(d)是沿着图15的XVID-XVID线的剖面图；图17(a)～(d)是表示第五实施例的半导体存储装置的制造方法的各工序的剖面图；图18(a)～(d)是表示第五实施例的半导体存储装置的制造方法的各工序的剖面图；图19是第五实施例的半导体存储装置的斜视图；图20(a)是沿着图19的XXA-XXA线的剖面图，图20(b)是沿着图19的XXB-XXB线的剖面图，图20(c)是沿着图19的XXC-XXC线的剖面图，图20(d)是沿着图19的XXD-XXD线的剖面图；图21(a)～(d)是表示第六实施例的半导体存储装置的制造方法的各工序的剖面图；
图22(a)～(d)是表示第六实施例的半导体存储装置的制造方法的各工序的剖面图；图23(a)～(d)是表示第六实施例的半导体存储装置的制造方法的各工序的剖面图；图24是第六实施例的半导体存储装置的斜视图；图25(a)是沿着图24的XXVA-XXVA线的剖面图，图25(b)是沿着图24的XXVB-XXVB线的剖面图，图25(c)是沿着图24的XXVC-XXVC线的剖面图，图25(d)是沿着图24的XXVD-XXVD线的剖面图；图26(a)～(d)是表示第七实施例的半导体存储装置的制造方法的各工序的剖面图；图27(a)～(d)是表示第七实施例的半导体存储装置的制造方法的各工序的剖面图；图28(a)～(d)是表示第七实施例的半导体存储装置的制造方法的各工序的剖面图；图29是第七实施例的半导体存储装置的斜视图；图30(a)是沿着图29的XXXA-XXXA线的剖面图，图30(b)是沿着图29的XXXB-XXXB线的剖面图，图30(c)是沿着图29的XXXC-XXXC线的剖面图，图30(d)是沿着图29的XXXD-XXXD线的剖面图；图31(a)～(d)是表示第八实施例的半导体存储装置的制造方法的各工序的剖面图；图32(a)～(c)是表示第八实施例的半导体存储装置的制造方法的各工序的剖面图；图33(a)～(d)是表示第把实施例的半导体存储装置的制造方法的各工序的剖面图；图34是第八实施例的半导体存储装置的斜视图；图35(a)是沿着图34的XXXVA-XXXVA线的剖面图，图35(b)是沿着图34的XXXVB-XXXVB线的剖面图，图35(c)是沿着图34的XXXVC-XXXVC线的剖面图，图35(d)是沿着图34的XXXVD-XXXVD线的剖面图；图36(a)～(d)是表示第九实施例的半导体存储装置的制造方法的各工序的剖面图；图37(a)～(c)是表示第九实施例的半导体存储装置的制造方法的各工序的剖面图；图38是第九实施例的半导体存储装置的斜视图；图39(a)是沿着图38的XXIXA-XXIXA线的剖面图，图39(b)是沿着图38的XXIXB-XXIXB线的剖面图，图39(c)是沿着图38的XXIXC-XXIXC线的剖面图，图39(d)是沿着图38的XXIXD-XXIXD线的剖面图；图40(a)～(d)是表示第十实施例的半导体存储装置的制造方法的各工序的剖面图；图41(a)～(c)是表示第十实施例的半导体存储装置的制造方法的各工序的剖面图；图42(a)～(c)是表示第十实施例的半导体存储装置的制造方法的各工序的剖面图；图43(a)～(c)是表示第十实施例的半导体存储装置的制造方法的各工序的剖面图；图44(a)～(c)是表示第十一实施例的半导体存储装置的制造方法的各工序的剖面图；图45(a)～(c)是表示第十一实施例的半导体存储装置的制造方法的各工序的剖面图；图46(a)～(c)是表示第十一实施例的半导体存储装置的制造方法的各工序的剖面图；图47(a)～(c)是表示第十一实施例的半导体存储装置的制造方法的各工序的剖面图；图48(a)、(b)是表示第十一实施例的半导体存储装置的制造方法的各工序的剖面图；图49(a)～(c)是表示第十二实施例的半导体存储装置的制造方法的各工序的剖面图；
图50(a)～(c)是表示第十二实施例的半导体存储装置的制造方法的各工序的剖面图；图51(a)～(c)是表示第十二实施例的半导体存储装置的制造方法的各工序的剖面图；图52(a)～(c)是表示第十二实施例的半导体存储装置的制造方法的各工序的剖面图；图53(a)～(c)是表示第十二实施例的半导体存储装置的制造方法的各工序的剖面图；图54(a)～(c)是表示第十三实施例的半导体存储装置的制造方法的各工序的剖面图；图55(a)～(c)是表示第十三实施例的半导体存储装置的制造方法的各工序的剖面图；图56(a)～(c)是表示第十三实施例的半导体存储装置的制造方法的各工序的剖面图；图57(a)～(c)是表示第十三实施例的半导体存储装置的制造方法的各工序的剖面图；图58(a)～(c)是表示第十三实施例的半导体存储装置的制造方法的各工序的剖面图；图53(a)～(c)是表示第十二实施例的半导体存储装置的制造方法的各工序的剖面图；图59(a)～(d)是表示原来的半导体存储装置的制造方法的各工序的剖面图；图60是现有技术的半导体存储装置的平面图。
具体实施例方式
下面说明本发明的各实施例的半导体存储装置及其制造方法，但通常逻辑电路区域中形成n沟道型晶体管和p沟道型晶体管，而这些仅仅是由于杂质种类不同，因此下面表示的各附图中，仅示出了n沟道型晶体管。
(第一实施例)
下面参考图1(a)～(c)、图2(a)～(c)、图3和图4(a)～(d)说明本发明的第一实施例的半导体存储装置及其制造方法。图4(a)表示沿着图3的IVA-IVA线的剖面结构，图4(b)表示沿着图3的IVB-IVB线的剖面结构，图4(c)表示沿着图3的IVC-IVC线的剖面结构，图4(d)表示沿着图3的IVD-IVD线的剖面结构。
首先，如图1(a)所示，在硅衬底构成的半导体衬底10的存储器元件形成区域上层叠例如氧化硅膜、氮化硅膜、氧化硅膜的层叠膜所构成的具有电荷捕获位置的同时具有总共30nm的膜厚的捕获膜11后，如图1(b)所示，在捕获膜11上层叠例如1×1020cm-3～1的磷，之后，如图1(b)所示，在捕获膜11上层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜12。
接着如图1(c)所示，对第一多晶硅膜12以在位线方向延伸的第一抗蚀剂图案13为掩膜进行选择蚀刻，对第一多晶硅膜12构图。该蚀刻工序中，为在后面进行的杂质注入工序中保护半导体衬底10的表面，最好残留下捕获膜11。
接着如图2(a)所示，对半导体衬底10以第一抗蚀剂图案13为掩膜在例如1×1015cm-2～1×1016cm-2的条件下离子注入n型的杂质，形成成为位线的n型的高浓度杂质扩散层14。
接着如图2(d)所示，在半导体衬底10上跨整个面层叠氧化硅膜后，对该氧化硅膜例如进行CMP或回蚀刻(etch back)，通过去除该氧化硅膜的在构图的第一多晶硅膜12上存在的部分，在构图的第一多晶硅膜12彼此之间并且在高浓度杂质扩散层14上形成埋入绝缘膜15。此时，构图的第一多晶硅膜12的高度位置和埋入绝缘膜15的高度位置大致相等。
接着如图2(c)所示，构图的第一多晶硅膜12和埋入绝缘膜15上层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜16。
接着对第二多晶硅膜16和构图的第一多晶硅膜12以在字线方向延伸的第二抗蚀剂图案(图中省略)为掩膜进行选择蚀刻，如图3和图4(a)～(d)所示，形成由构图的第二多晶硅膜16和构图的第一多晶硅膜12构成的栅极。
根据第一实施例，在成为位线的高浓度杂质扩散层14上侧设置在位线方向延伸的埋入绝缘膜15，同时构成栅极的构图的第一多晶硅膜12由埋入绝缘膜15彼此分离，从而栅极和捕获膜11构成的存储器元件彼此之间不需要设置LOCOS分离区域。
构图的第一多晶硅膜12由埋入绝缘膜15彼此分离，但构图的第一多晶硅膜12彼此之间由第二多晶硅膜16电连接，因此不会产生故障。
从而，根据第一实施例，可实现半导体存储装置的细微化。
另外，第一实施例中，作为具有电荷捕获位置的捕获膜11，使用了氧化硅膜、氮化硅膜和氧化硅膜的层叠膜，但可替代它的是，使用硅的氧氮化膜的单层膜、氮化硅膜的单层膜、或者从半导体衬底10侧开始顺序层叠的氧化硅膜与氮化硅膜的层叠膜。
捕获膜11的膜厚为30nm，但作为捕获膜11的膜厚，薄的话，晶体管特性良好，更好是在20nm左右。
作为栅极，使用了第一多晶硅膜12和第二多晶硅膜16的层叠膜，但可替代它的是，使用多晶硅膜、非晶硅膜、熔点在600以上的高熔点金属膜或金属硅化物膜的单层膜，或者它们的层叠膜。
作为埋入绝缘膜15，使用了氧化硅膜，但可替代它的是，使用含氟的氧化硅膜或多孔的单层膜或它们的层叠膜。埋入绝缘膜15包含含氟的氧化硅膜时，布线间的电容降低，可实现晶体管速度的提高。
第一实施例中，作为形成高浓度杂质扩散层14的掩膜，使用了第一抗蚀剂图案13，但可替代它的是，去除第一抗蚀剂图案13，而使用构图的第一多晶硅膜12。这样一来，栅极中也注入n型杂质，因此可实现栅极的进一步低电阻化。
第一实施例中，作为第一多晶硅膜12和第二多晶硅膜16，层叠掺杂杂质而构成的多晶硅膜，但可替代它的是，在层叠未掺杂杂质的多晶硅膜后再掺杂杂质。
第一实施例中，形成n型的存储器元件，但可替代它的是，形成p型的存储器元件。
(第二实施例)下面参考图5(a)～(d)、图6(a)～(d)、图7和图8(a)～(d)说明本发明的第二实施例的半导体存储装置及其制造方法。图8(a)表示沿着图7的VIIA-VIIA线的剖面结构，图8(b)表示沿着图7的VIIB-VIIB线的剖面结构，图8(c)表示沿着图7的VIIC-VIIVC线的剖面结构，图8(d)表示沿着图7的VIID-VIID线的剖面结构。
首先，如图5(a)所示，在硅衬底构成的半导体衬底20的存储器元件形成区域上层叠例如氧化硅膜、氮化硅膜、氧化硅膜的层叠膜所构成的具有总共30nm的膜厚的捕获膜21后，如图5(b)所示，在捕获膜21上层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜22。
接着如图5(c)所示，对第一多晶硅膜22以在位线方向延伸的第一抗蚀剂图案(图中省略)为掩膜进行选择蚀刻，对第一多晶硅膜22构图。
接着如图5(d)所示，在半导体衬底20上跨整个面层叠例如具有50nm～200nm的膜厚的氧化硅后，对该氧化硅膜进行回蚀刻(etch back)，在构图的第一多晶硅膜22的侧面上形成侧壁绝缘膜23。此时，捕获膜21的从第一多晶硅膜22和侧壁绝缘膜23露出的部分通过普通蚀刻去除，但可残留下捕获膜21。残留下捕获膜21时，可降低半导体衬底20在蚀刻工序中受到的损坏。
接着如图6(a)所示，对半导体衬底20以构图的第一多晶硅膜22和侧壁绝缘膜23为掩膜在例如1×1015cm-2～1×1016cm-2的条件下离子注入n型的杂质，形成成为位线的n型的高浓度杂质扩散层24。
接着如图6(d)所示，在半导体衬底20实施例如850～950的热处理，将高浓度杂质扩散层24与构图的第一多晶硅膜22重叠。该热处理可通过使用电炉的间歇式(batch)处理或使用灯的快速热处理(RTA)进行。
接着如图6(c)所示，在半导体衬底20上跨整个面层叠氧化硅膜后，对该氧化硅膜例如进行CMP或回蚀刻(etch back)，通过去除该氧化硅膜的在构图的第一多晶硅膜22上存在的部分，在彼此相对的侧壁绝缘膜23彼此之间并且在高浓度杂质扩散层24上形成埋入绝缘膜25。此时，构图的第一多晶硅膜22的高度位置和埋入绝缘膜25的高度位置大致相等。
接着如图6(d)所示，构图的第一多晶硅膜22和埋入绝缘膜25上层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜26。
接着对第二多晶硅膜26和构图的第一多晶硅膜22以在字线方向延伸的第二抗蚀剂图案(图中省略)为掩膜进行选择蚀刻，如图7和图8(a)～(d)所示，形成由构图的第二多晶硅膜26和构图的第一多晶硅膜22构成的栅极。
根据第二实施例，在构成栅极的构图的第一多晶硅膜22侧面形成侧壁绝缘膜，除第一实施例的效果外，可抑制向高浓度杂质扩散层24注入的杂质扩散引起的短隧道效应，可缩小栅极长度。
从而，根据第二实施例，可实现半导体存储装置的进一步细微化。
另外，第二实施例中，作为第一多晶硅膜22和第二多晶硅膜26，层叠掺杂杂质构成的多晶硅膜，但可替代它的是，在层叠未掺杂杂质的多晶硅膜后再掺杂杂质。
可替代第二实施例的第一多晶硅膜22和第二多晶硅膜26，使用非晶的硅膜。
另外，第二实施例中，形成n型的存储器元件，但可替代它的是，形成p型的存储器元件。
(第三实施例)下面参考图9(a)～(d)、图10(a)～(d)、图11和图12(a)～(d)说明本发明的第三实施例的半导体存储装置及其制造方法。图12(a)表示沿着图11的XIIA-XIIA线的剖面结构，图12(b)表示沿着图11的XIIB-XIIB线的剖面结构，图12(c)表示沿着图11的XIIC-XIIC线的剖面结构，图12(d)表示沿着图11的XIID-XIID线的剖面结构。
首先，如图9(a)所示，在硅衬底构成的半导体衬底30的存储器元件形成区域上层叠例如氧化硅膜、氮化硅膜、氧化硅膜的层叠膜所构成的具有总共30nm的膜厚的捕获膜31后，如图9(b)所示，在捕获膜31上层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜32。
接着如图9(c)所示，对第一多晶硅膜32以在位线方向延伸的第一抗蚀剂图案(图中省略)为掩膜进行选择蚀刻，对第一多晶硅膜32构图。该蚀刻工序中，为在后面进行的杂质注入工序中保护半导体衬底30的表面，最好残留下捕获膜31。
接着如图9(d)所示，对半导体衬底30以第一抗蚀剂图案为掩膜在20keV～50keV和1×1012cm-2～1×1013cm-2的条件下离子注入p型的杂质例如硼，形成p型的杂质扩散层33后，对半导体衬底30以第一抗蚀剂图案为掩膜在20keV～50keV和1×1014cm-2～1×1015cm-2的条件下离子注入n型的杂质例如砷，形成n型的低浓度杂质扩散层34。p型的杂质注入工序和n型的杂质注入工序那个在先都可以。
接着如图10(a)所示，在半导体衬底30上跨整个面层叠例如具有50nm～200nm的膜厚的氧化硅膜后，对该氧化硅膜进行回蚀刻(etchback)，在构图的第一多晶硅膜32的侧面上形成侧壁绝缘膜35。
接着如图10(b)所示，对半导体衬底30以构图的第一多晶硅膜32和侧壁绝缘膜35为掩膜在例如1×1015cm-2～1×1016cm-2的条件下离子注入n型的杂质，形成成为位线的n型的高浓度杂质扩散层36。
接着如图10(c)所示，在半导体衬底30上跨整个面层叠氧化硅膜后，对该氧化硅膜例如进行CMP或回蚀刻(etch back)，通过去除该氧化硅膜的在构图的第一多晶硅膜32上存在的部分，在彼此相对的侧壁绝缘膜35彼此之间并且在高浓度杂质扩散层36上形成埋入绝缘膜37。此时，构图的第一多晶硅膜32的高度位置和埋入绝缘膜37的高度位置大致相等。
接着如图10(d)所示，构图的第一多晶硅膜32和埋入绝缘膜37上层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜38。
接着对第二多晶硅膜38和构图的第一多晶硅膜32以在字线方向延伸的第二抗蚀剂图案(图中省略)为掩膜进行选择蚀刻，如图11和图12(a)～(d)所示，形成由构图的第二多晶硅膜38和构图的第一多晶硅膜32构成的栅极。
根据第三实施例，在形成低浓度杂质扩散层34后，在栅极侧面形成侧壁绝缘膜35，之后，以构图的第一多晶硅膜32和侧壁绝缘膜35为掩膜注入n型杂质，形成高浓度杂质扩散层36，即形成LDD结构，因此除第一实施例的效果外，可抑制向高浓度杂质扩散层36注入的杂质扩散引起的短隧道效应，可缩小栅极长度。
另外，第三实施例中，作为形成p型的杂质扩散层33和n型的低浓度杂质扩散层34的掩膜，使用了未示出的第一抗蚀剂图案，但可替代它的是，使用构图的第一多晶硅膜32。
另外，第三实施例中，作为第一多晶硅膜32和第二多晶硅膜38，层叠掺杂杂质构成的多晶硅膜，但可替代它的是，在层叠未掺杂杂质的多晶硅膜后再掺杂杂质。
可替代第三实施例的第一多晶硅膜32和第二多晶硅膜38，使用非晶的硅膜。
另外，第三实施例中，形成n型的存储器元件，但可替代它的是，形成p型的存储器元件。
(第四实施例)下面参考图13(a)～(e)、图14(a)～(d)、图15和图16(a)～(d)说明本发明的第四实施例的半导体存储装置及其制造方法。图16(a)表示沿着图15的XVIA-XVIA线的剖面结构，图16(b)表示沿着图15的XVIB-XVIB线的剖面结构，图16(c)表示沿着图15的XVIC-XVIC线的剖面结构，图16(d)表示沿着图15的XVID-XVID线的剖面结构。
首先，如图13(a)所示，在硅衬底构成的半导体衬底40的存储器元件形成区域上层叠例如氧化硅膜、氮化硅膜、氧化硅膜的层叠膜所构成的具有总共30nm的膜厚的捕获膜41后，如图13(b)所示，在捕获膜41上层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜42。
接着如图13(c)所示，对第一多晶硅膜42以在位线方向延伸的第一抗蚀剂图案(图中省略)为掩膜进行选择蚀刻，对第一多晶硅膜42构图。该蚀刻工序中，为在后面进行的杂质注入工序中保护半导体衬底40的表面，最好残留下捕获膜41。
接着如图13(d)所示，对半导体衬底40以第一抗蚀剂图案为掩膜在20keV～50keV和1×1012cm-2～1×1013cm-2的条件下离子注入p型的杂质例如硼，形成p型的杂质扩散层43后，对半导体衬底40以第一抗蚀剂图案为掩膜在20keV～50keV和1×1014cm-2～1×1015cm-2的条件下离子注入n型的杂质例如砷，形成n型的低浓度杂质扩散层44。
接着如图13(e)所示，在半导体衬底40上跨整个面层叠例如具有50nm～200nm的膜厚的氧化硅膜后，对该氧化硅膜进行回蚀刻(etchback)，在构图的第一多晶硅膜42的侧面上形成侧壁绝缘膜45。
接着如图14(a)所示，对半导体衬底40以构图的第一多晶硅膜42和侧壁绝缘膜45为掩膜在例如1×1015cm-2～1×1016cm-2的条件下离子注入n型的杂质，形成成为位线的n型的高浓度杂质扩散层46。
接着如图14(b)所示，在半导体衬底40上跨整个面层叠钨膜后，对个钨膜进行回蚀刻(etch back)，在彼此相对的侧壁绝缘膜45彼此之间并且在高浓度杂质扩散层46上形成具有比构图的第一多晶硅膜42低的高度位置的金属膜47。此时，作为金属膜47最好使用约400以上的熔点的膜。作为金属膜47的高度位置，最好是为构图的第一多晶硅膜42的高度位置的大概一半左右。其原因是金属膜47的膜厚增大时，恐怕产生金属膜47与构图的第一多晶硅膜42之间的短路，另一方面，金属膜47的膜厚过小时，后面进行的蚀刻工序中恐怕金属膜47会消失。
接着如图14(c)所示，在半导体衬底40上跨整个面层叠氧化硅膜后，对该氧化硅膜例如进行CMP或回蚀刻(etch back)，通过去除该氧化硅膜的在构图的第一多晶硅膜42上存在的部分，在彼此相对的侧壁绝缘膜45彼此之间并且在金属膜47上形成埋入绝缘膜48。此时，构图的第一多晶硅膜42的高度位置和埋入绝缘膜48的高度位置大致相等。
接着如图14(d)所示，构图的第一多晶硅膜42和埋入绝缘膜48上层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜49。
接着对第二多晶硅膜49和构图的第一多晶硅膜42以在字线方向延伸的第二抗蚀剂图案(图中省略)为掩膜进行选择蚀刻，如图15和图16(a)～(d)所示，形成由构图的第二多晶硅膜49和构图的第一多晶硅膜42构成的栅极。
根据第四实施例，在彼此相对的侧壁绝缘膜45彼此之间并且在成为位线的高浓度杂质扩散层46上设置金属膜47，可实现位线的低电阻化。
另外，第四实施例中，作为形成p型的杂质扩散层43和n型的低浓度杂质扩散层44的掩膜，使用了未示出的第一抗蚀剂图案，但可替代它的是，使用构图的第一多晶硅膜42。
另外，第四实施例中，作为第一多晶硅膜42和第二多晶硅膜49，层叠掺杂杂质构成的多晶硅膜，但可替代它的是，在层叠未掺杂杂质的多晶硅膜后再掺杂杂质。
可替代第四实施例的第一多晶硅膜42和第二多晶硅膜49，使用非晶的硅膜。
另外，第四实施例中，形成n型的存储器元件，但可替代它的是，形成p型的存储器元件。
(第五实施例)下面参考图17(a)～(d)、图18(a)～(d)、图19和图20(a)～(d)说明本发明的第五实施例的半导体存储装置及其制造方法。图20(a)表示沿着图19的XXA-XXA线的剖面结构，图20(b)表示沿着图19的XXB-XXB线的剖面结构，图20(c)表示沿着图19的XXC-XXC线的剖面结构，图20(d)表示沿着图19的XXD-XXD线的剖面结构。
首先，如图17(a)所示，在硅衬底构成的半导体衬底50的存储器元件形成区域上层叠例如氧化硅膜、氮化硅膜、氧化硅膜的层叠膜所构成的具有总共30nm的膜厚的捕获膜51后，如图17(b)所示，在捕获膜51上层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有190nm～300nm厚度的第一多晶硅膜52。
接着对第一多晶硅膜52和捕获膜51以在位线方向延伸的第一抗蚀剂图案(图中省略)为掩膜进行选择蚀刻，对第一多晶硅膜52和捕获膜51构图。
接着如图17(d)所示，对半导体衬底50以构图的第一多晶硅膜52为掩膜在20keV～50keV和1×1012cm-2～1×1013cm-2的条件下离子注入p型的杂质例如硼，形成p型的杂质扩散层53后，对半导体衬底50以构图的第一多晶硅膜52为掩膜在20keV～50keV和1×1014cm-2～1×1015cm-2的条件下离子注入n型的杂质例如砷，形成n型的低浓度杂质扩散层54。
接着如图18(a)所示，在半导体衬底50上跨整个面层叠例如具有50nm～200nm的膜厚的氧化硅膜后，对该氧化硅膜进行回蚀刻(etchback)，在构图的第一多晶硅膜52的侧面上形成侧壁绝缘膜55。
接着如图18(b)所示，对半导体衬底50以构图的第一多晶硅膜52和侧壁绝缘膜55为掩膜在例如1×1015cm-2～1×1016cm-2的条件下离子注入n型的杂质，形成成为位线的n型的高浓度杂质扩散层56。
接着如图18(c)所示，在半导体衬底50上跨整个面层叠氧化硅膜后，对该氧化硅膜例如进行CMP或回蚀刻(etch back)，通过去除该氧化硅膜的在构图的第一多晶硅膜52上存在的部分，在彼此相对的侧壁绝缘膜55彼此之间并且在高浓度杂质扩散层56上形成埋入绝缘膜57。此时，构图的第一多晶硅膜52的高度位置和埋入绝缘膜57的高度位置大致相等。
接着如图18(d)所示，构图的第一多晶硅膜52和埋入绝缘膜57上层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜58。
接着对第二多晶硅膜58和构图的第一多晶硅膜52以在字线方向延伸的第二抗蚀剂图案(图中省略)为掩膜进行选择蚀刻，如图19和图20(a)～(d)所示，形成由构图的第二多晶硅膜58和构图的第一多晶硅膜52构成的栅极。
根据第五实施例，对第一多晶硅膜52，和捕获膜51构图，在成为位线的区域露出半导体衬底50后离子注入杂质来形成n型的低浓度杂质扩散层54，因此与残留捕获膜51的状态下进行离子注入的情况(参考图9(d))相比，可降低离子注入的加速能量。即，像第三实施例那样，在残留由氧化硅膜、氮化硅膜、氧化硅膜的层叠膜构成且具有30nm的膜厚的捕获膜的情况下，需要60keV以上的加速能量，而如果去除捕获膜，则可降低加速能量降低到离子注入装置的加速能量的下限(当前是10keV左右)。
另外，第五实施例中，通过离子注入法形成n型的低浓度杂质扩散层54，但可替代它的是，通过等离子体掺杂法或固相扩散法形成。
另外，第五实施例中，作为第一多晶硅膜52和第二多晶硅膜58，层叠掺杂杂质构成的多晶硅膜，但可替代它的是，在层叠未掺杂杂质的多晶硅膜后再掺杂杂质。
可替代第五实施例的第一多晶硅膜52和第二多晶硅膜58，使用非晶的硅膜。
另外，第五实施例中，形成n型的存储器元件，但可替代它的是，形成p型的存储器元件。
(第六实施例)下面参考图21(a)～(d)、图22(a)～(d)、图23(a)～(d)、图24图25(a)～(d)说明本发明的第六实施例的半导体存储装置及其制造方法。图25(a)表示沿着图24的XXVA-XXVA线的剖面结构，图25(b)表示沿着图24的XXVB-XXVB线的剖面结构，图25(c)表示沿着图24的XXVC-XXVC线的剖面结构，图25(d)表示沿着图24的XXVD-XXVD线的剖面结构。
首先，如图21(a)所示，在硅衬底构成的半导体衬底60的存储器元件形成区域上层叠例如氧化硅膜、氮化硅膜、氧化硅膜的层叠膜所构成的具有总共30nm的膜厚的捕获膜61后，如图21(b)所示，在捕获膜61上层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜62。
接着如图21(c)所示，对第一多晶硅膜62以在位线方向延伸的第一抗蚀剂图案63为掩膜进行选择蚀刻，对第一多晶硅膜62构图。该蚀刻工序中，为在后面进行的杂质注入工序中保护半导体衬底60的表面，最好残留下捕获膜61。
接着如图21(d)所示，对半导体衬底60以第一抗蚀剂图案63为掩膜在例如1×1015cm-2～1×1016cm-2的条件下离子注入n型的杂质，形成成为位线的n型的高浓度杂质扩散层64。
接着如图22(a)所示，在半导体衬底60上跨整个面层叠氧化硅膜后，对该氧化硅膜例如进行CMP或回蚀刻(etch back)，通过去除该氧化硅膜的在构图的第一多晶硅膜62上存在的部分，在构图的第一多晶硅膜62彼此之间并且在高浓度杂质扩散层64上形成埋入绝缘膜65。此时，构图的第一多晶硅膜62的高度位置和埋入绝缘膜65的高度位置大致相等。
接着如图22(b)所示，在构图的第一多晶硅膜62和埋入绝缘膜65上层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜66。
接着如图22(c)和22(d)所示，对第二多晶硅膜66和构图的第一多晶硅膜62以在字线方向延伸的第二抗蚀剂图案(图中省略)为掩膜进行选择蚀刻。图22(c)对应图24的沿着XXVA-XXVA线的剖面结构，图22(d)对应图24的沿着XXVB-XXVB线的剖面结构。
接着如图23(a)和23(b)所示，在半导体衬底60上跨整个面层叠氧化硅膜后，对该氧化硅膜进行回蚀刻(etch back)，在埋入绝缘膜65的侧面和构图的第一多晶硅膜62和第二多晶硅膜66的侧面上形成侧壁绝缘膜67(参考图25(c)和(d))。由此，半导体衬底60的在高浓度杂质扩散层64外侧的部分由埋入绝缘膜65和侧壁绝缘膜67覆盖。图23(a)对应图24的沿着XXVA-XXVA线的剖面结构，图23(b)对应图24的沿着XXVB-XXVB线的剖面结构。
接着如图23(c)和23(d)所示，在半导体衬底60上跨整个面层叠钴膜后，通过实施热处理，在构图的第二多晶硅膜66的表面部和半导体衬底60的从埋入绝缘膜65和侧壁绝缘膜67露出的表面形成氮化物层68后，如图24和图25(a)～(d)所示，得到表面部有氮化物层68的由构图的第二多晶硅膜66和构图的第一多晶硅膜62构成的栅极。
根据第六实施例，在构成栅极的第二多晶硅膜66的表面部形成氮化物层68，因此可实现栅极的低电阻化。
此时，在埋入绝缘膜65侧面形成侧壁绝缘膜67，由埋入绝缘膜65和侧壁绝缘膜67覆盖半导体衬底60的在高浓度杂质扩散层64外侧的部分，之后形成氮化物层68，使得能够防止高浓度杂质扩散层64彼此之间被半导体衬底60的表面部形成的氮化物层68短路的情况(参考图25(b))。
第六实施例中，作为形成高浓度杂质扩散层64的掩膜，使用了第一抗蚀剂图案63，但可替代它的是，去除第一抗蚀剂图案63，使用构图的第一多晶硅膜62。
第六实施例中，作为第一多晶硅膜62和第二多晶硅膜66，层叠掺杂杂质构成的多晶硅膜，但可替代它的是，在层叠未掺杂杂质的多晶硅膜后再掺杂杂质。
可替代第六实施例的第一多晶硅膜62和第二多晶硅膜66，使用非晶的硅膜。
第六实施例中，层叠钴膜来形成氮化物层68，但可替代钴膜，使用钛膜、镍膜或铂膜的单层膜或它们的层叠膜。
另外，第六实施例中，形成n型的存储器元件，但可替代它的是，形成p型的存储器元件。
(第七实施例)下面参考图26(a)～(d)、图27(a)～(d)、图28(a)～(d)、图29和图30(a)～(d)说明本发明的第七实施例的半导体存储装置及其制造方法。图30(a)表示沿着图29的XXXA-XXXA线的剖面结构，图30(b)表示沿着图29的XXXB-XXXB线的剖面结构，图30(c)表示沿着图29的XXXC-XXXC线的剖面结构，图30(d)表示沿着图29的XXXD-XXXD线的剖面结构。
首先，如图26(a)所示，在硅衬底构成的半导体衬底70的存储器元件形成区域上层叠例如氧化硅膜、氮化硅膜、氧化硅膜的层叠膜所构成的具有总共30nm的膜厚的捕获膜71后，如图26(b)所示，在捕获膜71上层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜72。
接着如图26(c)所示，对第一多晶硅膜72以在位线方向延伸的第一抗蚀剂图案73为掩膜进行选择蚀刻，对第一多晶硅膜72构图。
接着如图26(d)所示，对半导体衬底70以第一抗蚀剂图案73为掩膜在例如1×1015cm-2～1×1016cm-2的条件下离子注入n型的杂质，形成成为位线的n型的高浓度杂质扩散层74。
接着如图27(a)所示，在半导体衬底70上跨整个面层叠氧化硅膜后，对该氧化硅膜例如进行CMP或回蚀刻(etch back)，通过去除该氧化硅膜的在构图的第一多晶硅膜72上存在的部分，在构图的第一多晶硅膜72彼此之间并且在高浓度杂质扩散层74上形成第一埋入绝缘膜75。此时，构图的第一多晶硅膜72的高度位置和第一埋入绝缘膜75的高度位置大致相等。
接着如图27(b)所示，在构图的第一多晶硅膜72和第一埋入绝缘膜75上层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜76。
接着如图27(c)和27(d)所示，对第二多晶硅膜76和构图的第一多晶硅膜72以在字线方向延伸的第二抗蚀剂图案(图中省略)为掩膜进行选择蚀刻。图27(c)对应图29的沿着XXXA-XXXA线的剖面结构，图27(d)对应图29的沿着XXXB-XXXB线的剖面结构。
接着如图28(a)和28(b)所示，在半导体衬底70上跨整个面层叠氧化硅膜后，对该氧化硅膜进行例如CMP或回蚀刻(etch back)，通过去除该氧化硅膜的在构图的第二多晶硅膜76上存在的部分，形成第二埋入绝缘膜77。第二埋入绝缘膜77在完全覆盖第一埋入绝缘膜75的同时，第二埋入绝缘膜77的高度位置与构图的第二多晶硅膜76的高度位置大致相等。图28(a)对应图29的沿着XXXA-XXXA线的剖面结构，图28(b)对应图29的沿着XXXB-XXXB线的剖面结构。
接着如图28(c)和28(d)所示，在半导体衬底70上跨整个面层叠钴膜后，通过实施热处理，在构图的第二多晶硅膜76的表面部形成氮化物层78后，如图29和图30(a)～(d)所示，得到表面部有氮化物层78的由构图的第二多晶硅膜76和构图的第一多晶硅膜72构成的栅极。
第七实施例中，作为形成高浓度杂质扩散层74的掩膜，使用了第一抗蚀剂图案73，但可替代它的是，去除第一抗蚀剂图案73，使用构图的第一多晶硅膜72。
第七实施例中，作为第一多晶硅膜72和第二多晶硅膜76，层叠掺杂杂质构成的多晶硅膜，但可替代它的是，在层叠未掺杂杂质的多晶硅膜后再掺杂杂质。
可替代第七实施例的第一多晶硅膜72和第二多晶硅膜76，使用非晶的硅膜。
第七实施例中，层叠钴膜来形成氮化物层78，但可替代钴膜，可层叠钛膜、镍膜或铂膜。
另外，第七实施例中，形成n型的存储器元件，但可替代它的是，形成p型的存储器元件。
(第八实施例)下面参考图31(a)～(c)、图32(a)～(c)、图33(a)～(d)、图34和图35(a)～(d)说明本发明的第八实施例的半导体存储装置及其制造方法。图35(a)表示沿着图34的XXXVA-XXXVA线的剖面结构，图35(b)表示沿着图34的XXXVB-XXXVB线的剖面结构，图35(c)表示沿着图34的XXXVC-XXXVC线的剖面结构，图35(d)表示沿着图34的XXXVD-XXXVD线的剖面结构。
首先，如图31(a)所示，在硅衬底构成的半导体衬底80的存储器元件形成区域上层叠例如氧化硅膜、氮化硅膜、氧化硅膜的层叠膜所构成的具有总共35nm的膜厚的捕获膜81后，如图31(b)所示，在捕获膜81上层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜82。
接着如图31(c)所示，对第一多晶硅膜82以在位线方向延伸的第一抗蚀剂图案83为掩膜进行选择蚀刻，对第一多晶硅膜82构图。
接着如图32(a)所示，对半导体衬底80以第一抗蚀剂图案83为掩膜在例如1×1015cm-2～1×1016cm-2的条件下离子注入n型的杂质，形成成为位线的n型的高浓度杂质扩散层84。
接着如图32(b)所示，在半导体衬底80上跨整个面层叠氧化硅膜后，对该氧化硅膜例如进行CMP或回蚀刻(etch back)，通过去除该氧化硅膜的在构图的第一多晶硅膜82上存在的部分，在构图的多晶硅膜82彼此之间并且在高浓度杂质扩散层84上形成埋入绝缘膜85。此时，构图的多晶硅膜82的高度位置和埋入绝缘膜85的高度位置大致相等。
接着如图32(c)所示，在半导体衬底80上跨整个面顺序层叠例如钨膜构成且具有150nm膜厚的金属膜86以及例如氮化硅膜构成且具有100nm膜厚的盖层绝缘膜87。
接着如图33(a)和(b)所示，对盖层绝缘膜87、金属膜86和构图的多晶硅膜82，以在字线方向延伸的第二抗蚀剂图案(图中省略)为掩膜进行选择蚀刻。图33(a)对应图34的沿着XXXVA-XXXVA线的剖面结构，图33(b)对应图34的沿着XXXVB-XXXVB线的剖面结构。
接着如图33(c)和33(d)所示，在半导体衬底80上跨整个面层叠氧化硅膜后，对该氧化硅膜进行回蚀刻(etch back)，在埋入绝缘膜85的侧面和构图的盖层绝缘膜87、金属膜86和多晶硅膜82侧面形成侧壁绝缘膜88(参考图35(c)和(d))。图33(c)对应图34的沿着XXXVA-XXXVA线的剖面结构，图33(d)对应图34的沿着XXXVB-XXXVB线的剖面结构。
这样，如图34和图35(a)～(d)所示，构图的金属膜86侧面由侧壁绝缘膜88覆盖，同时高浓度杂质扩散层84由埋入绝缘膜85和侧壁绝缘膜88覆盖。得到构图的多晶硅膜82和构图的金属膜86构成的栅极。
根据第八实施例，金属膜86上形成盖层绝缘膜87，因此金属膜86难以从多晶硅膜82剥离。
第八实施例中，作为形成高浓度杂质扩散层84的掩膜，使用了第一抗蚀剂图案83，但可替代它的是，去除第一抗蚀剂图案83，使用构图的多晶硅膜82。
第八实施例中，作为多晶硅膜82，层叠掺杂杂质构成的多晶硅膜，但可替代它的是，在层叠未掺杂杂质的多晶硅膜后再掺杂杂质。
可替代第八实施例的多晶硅膜82，使用非晶的硅膜。
第八实施例中，层叠钨膜构成的金属膜88，但可替代钨膜，使用钛膜、或氮化物膜。
另外，第八实施例中，形成n型的存储器元件，但可替代它的是，形成p型的存储器元件。
(第九实施例)下面参考图36(a)～(d)、图37(a)～(c)、图38和图39(a)～(d)说明本发明的第九实施例的半导体存储装置及其制造方法。图39(a)表示沿着图38的XXIXA-XXIXA线的剖面结构，图39(b)表示沿着图38的XXIXB-XXIXB线的剖面结构，图39(c)表示沿着图38的XXIXC-XXIXC线的剖面结构，图39(d)表示沿着图38的XXIXD-XXIXD线的剖面结构。
首先，如图36(a)所示，在硅衬底构成的半导体衬底90的存储器元件形成区域上形成例如氧化硅膜构成的具有6～15nm的厚度的隧道绝缘膜91后，如图36(b)所示，在隧道绝缘膜91上层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜92。
接着如图36(c)所示，对第一多晶硅膜92以在位线方向延伸的第一抗蚀剂图案93为掩膜进行选择蚀刻，对第一多晶硅膜92构图。
接着如图36(d)所示，对半导体衬底90以第一抗蚀剂图案93为掩膜在例如1×1015cm-2～1×1016cm-2的条件下离子注入n型的杂质，形成成为位线的n型的高浓度杂质扩散层94。
接着如图37(a)所示，在半导体衬底90上跨整个面层叠氧化硅膜后，对该氧化硅膜例如进行CMP或回蚀刻(etch back)，通过去除该氧化硅膜的在构图的第一多晶硅膜92上存在的部分，在构图的第一多晶硅膜92彼此之间并且在高浓度杂质扩散层94上形成埋入绝缘膜95。此时，构图的第一多晶硅膜92的高度位置和埋入绝缘膜95的高度位置大致相等。
接着如图37(b)所示，在构图的第一多晶硅膜92和埋入绝缘膜95上层叠由例如氧化硅膜、氮化硅膜和氧化硅膜的层叠膜构成的电极间绝缘膜96后，在该电极间绝缘膜96上层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜97。
接着，对第二多晶硅膜97、电极间绝缘膜96和构图的第一多晶硅膜92，以在字线方向延伸的第二抗蚀剂图案(图中省略)为掩膜进行选择蚀刻，如图38和图39(a)～(d)所示，形成具有由构图的第二多晶硅膜97构成的栅极、构图的电极间绝缘膜96和构图的第一多晶硅膜92构成的浮游电极的存储器元件。
根据第九实施例，在成为位线的高浓度杂质扩散层94上侧设置在位线方向延伸的埋入绝缘膜95的同时，构成浮游电极的构图的第一多晶硅膜92由埋入绝缘膜95彼此分离，因此在浮游电极、电极间绝缘膜和栅极构成的存储器元件彼此之间不需要设置LOCOS分离区域。构图的第一多晶硅膜92由埋入绝缘膜95彼此分离，而构图的第一多晶硅膜92彼此之间由第二多晶硅膜97电连接，不会产生故障。
因此根据第九实施例，可实现半导体存储装置的细微化。
第九实施例中，作为隧道绝缘膜91，使用氧化硅膜，但可代替它的是，使用氮化硅膜。
第九实施例中，作为形成高浓度杂质扩散层94的掩膜，使用了第一抗蚀剂图案93，但可替代它的是，去除第一抗蚀剂图案93，使用构图第一的多晶硅膜92。
第九实施例中，作为第一多晶硅膜82和第二多晶硅膜97，层叠掺杂杂质构成的多晶硅膜，但可替代它的是，在层叠未掺杂杂质的多晶硅膜后再掺杂杂质。
可替代第九实施例的多第一多晶硅膜82和第二多晶硅膜97使用非晶的硅膜。
另外，第九实施例中，形成n型的存储器元件，但可替代它的是，形成p型的存储器元件。
但是第九实施例中，与第一实施例相比，仅仅栅极构成不同，成为位线的杂质扩散层的构成和埋入绝缘膜的构成与第一实施例相同。因此根据第九实施例，得到和第一实施例同样的效果。
虽然省略了详细说明，但第二到第八实施例的栅极与第九实施例的栅极可以是同样结构。这样，得到和第二到第八实施例相同的效果。
(第十实施例)下面参考图40(a)～(d)、图41(a)～(c)、图42(a)～(c)、图43(a)～(c)说明本发明的第十实施例的半导体存储装置及其制造方法。这些图中，左侧的图表示存储器元件形成区域的栅极部分，中央的图表示存储器元件形成区域的栅极间的部分，右侧的图表示逻辑电路区域。
首先，如图40(a)所示，在硅衬底构成的半导体衬底100上形成沟槽元件分离101后，如图40(b)所示，在半导体衬底100上跨过整个面层叠例如氧化硅膜、氮化硅膜和氧化硅膜的层叠膜构成的具有总共30nm膜厚的捕获膜102。
接着如图40(c)所示，对捕获膜102以第一抗蚀剂图案103为掩膜进行选择蚀刻，去除捕获膜102的逻辑电路区域后，如图40(d)所示，氧化半导体衬底100的表面部，在半导体衬底100的逻辑电路区域的表面部形成具有例如2nm～25nm的厚度的栅极绝缘膜104。
接着如图41(a)所示，在半导体衬底100上跨过整个面层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜105。
接着如图41(b)所示，对第一多晶硅膜105以第二抗蚀剂图案(途中省略)为掩膜进行选择蚀刻，对第一多晶硅膜105构图后，对半导体衬底100以构图的第一多晶硅膜105为掩膜在例如1×1015cm-2～1×1016cm-2的条件下离子注入n型的杂质，在存储器元件形成区域中形成成为位线的n型的高浓度杂质扩散层106。
接着如图41(c)所示，在半导体衬底100上跨整个面层叠氧化硅膜后，对该氧化硅膜例如进行CMP或回蚀刻(etch back)，通过去除该氧化硅膜的在构图的第一多晶硅膜105上存在的部分，在构图的第一多晶硅膜105彼此之间并且在高浓度杂质扩散层106上形成埋入绝缘膜107。此时，构图的第一多晶硅膜105的高度位置和埋入绝缘膜107的高度位置大致相等。
接着如图42(a)所示，在构图的第一多晶硅膜105和埋入绝缘膜107上层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜108。
接着，如图42(b)所示，对第二多晶硅膜108和构图的第一多晶硅膜105以第三抗蚀剂图案109为掩膜进行选择蚀刻，在存储器元件形成区域中，形成构图的第二多晶硅膜108和构图的第一多晶硅膜105所构成的第一栅极的同时，在逻辑电路区域中，形成构图的第二多晶硅膜108和构图的第一多晶硅膜105所构成的第二栅极。
接着，如图42(c)所示，在逻辑电路区域中，对半导体衬底100以第二栅极为掩膜离子注入杂质，形成低浓度杂质扩散层110。
接着如图43(a)所示，在半导体衬底100上跨整个面层叠例如具有50nm～200nm的厚度的氧化硅膜后，通过回蚀刻该氧化硅膜，在存储器元件形区域中，在埋入绝缘膜107两侧形成侧壁绝缘膜111的同时，在逻辑电路区域中，在第二栅极的侧面形成侧壁绝缘膜111。接着，在逻辑电路区域中，对栅极绝缘膜104以第二栅极和侧壁绝缘膜111为掩膜进行选择蚀刻，对栅极绝缘膜104构图。此时，在存储器元件区域中，捕获膜102被构图。
接着如图43(b)所示，在逻辑电路区域中，对半导体衬底100以第二栅极和侧壁绝缘膜111为掩膜选择地离子注入杂质，形成成为漏极区域或源极区域的高浓度杂质扩散层112。
接着如图43(c)所示，在半导体衬底100上跨整个面层叠钴膜后，通过实施热处理，在存储器元件区域的第一栅极表面部形成氮化物层113的同时，在逻辑电路区域的第二栅极表面部形成氮化物层113后，得到第十实施例的半导体存储装置。
根据第十实施例，构成存储器元件的第一栅极和构成逻辑电路的晶体管的第二栅极可用同一工序形成，因此可实现工序数的减少。
另外，第1栅极电极的表面部的硅化物层113和第2栅极电极的表面部的硅化物层113可在同一工序中形成，因此，可实现工序数的减少。
存储器元件区域的埋入绝缘膜107的侧面的侧壁绝缘膜111和构成逻辑电路的晶体管的第二栅极的侧面的侧壁绝缘膜111可用同一工序形成，因此可实现工序数的减少。
另外，第十实施例中，作为第一多晶硅膜105和第二多晶硅膜108，层叠掺杂杂质构成的多晶硅膜，但可替代的是，在层叠未掺杂杂质的多晶硅膜后再掺杂杂质。
可使用非晶的硅膜替代第十实施例的第一多晶硅膜105和第二多晶硅膜108。
另外，第十实施例中，形成n型的存储器元件，但可替代的是，形成p型的存储器元件。
(第十一实施例)下面参考图44(a)～(c)、图45(a)～(c)、图46(a)～(c)、图47(a)～(c)和图48(a)～(b)说明本发明的第十一实施例的半导体存储装置及其制造方法。这些图中，左侧的图表示存储器元件形成区域的栅极部分，中央的图表示存储器元件形成区域的栅极间的部分，右侧的图表示逻辑电路区域。
首先，如图44(a)所示，在硅衬底构成的半导体衬底120上形成沟槽元件分离121后，如图44(b)所示，在半导体衬底120上跨过整个面层叠例如氧化硅膜、氮化硅膜和氧化硅膜的层叠膜构成的具有总共30nm膜厚的捕获膜122。
接着如图44(c)所示，对捕获膜122以第一抗蚀剂图案123为掩膜进行选择蚀刻，去除捕获膜122的逻辑电路区域后，如图45(a)所示，氧化半导体衬底120的表面部，在半导体衬底120的逻辑电路区域的表面部形成具有例如2nm～25nm的厚度的栅极绝缘膜124。
接着如图45(b)所示，在半导体衬底120上跨过整个面层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的多晶硅膜125。
接着如图45(c)所示，对多晶硅膜125以第二抗蚀剂图案(图中省略)为掩膜进行选择蚀刻，对多晶硅膜125构图后，对半导体衬底120以构图的多晶硅膜125为掩膜在例如1×1015cm-2～1×1016cm-2的条件下离子注入n型的杂质，在存储器元件形成区域中形成成为位线的n型的高浓度杂质扩散层126。
接着如图46(a)所示，在半导体衬底120上跨整个面层叠氧化硅膜后，对该氧化硅膜例如进行CMP或回蚀刻(etch back)，通过去除该氧化硅膜的在构图的多晶硅膜125上存在的部分，在构图的多晶硅膜125彼此之间并且在高浓度杂质扩散层126上形成埋入绝缘膜127。此时，构图的多晶硅膜125的高度位置和埋入绝缘膜127的高度位置大致相等。
接着如图46(b)所示，在半导体衬底120上跨整个面顺序层叠例如钨膜构成且具有150nm的膜厚的金属膜128和例如氮化硅膜构成且具有100nm的膜厚的盖层绝缘膜129。
接着如图46(c)所示，对盖层绝缘膜129、金属膜128和构图的多晶硅膜125以第三抗蚀剂图案130位掩膜进行选择蚀刻，在存储器元件形成区域中，形成构图的金属膜128和构图的多晶硅膜125构成的第一栅极的同时，在逻辑电路区域形成构图的金属膜128和构图的多晶硅膜125构成的第二栅极。
接着如图47(b)所示，在逻辑电路区域中，对半导体衬底120以第二栅极为掩膜离子注入杂质，形成低浓度杂质扩散层130。
接着如图47(c)所示，在半导体衬底120上跨整个面层叠例如具有50nm～200nm厚度的氧化硅膜后，通过回蚀刻该氧化硅膜，在存储器元件区域中，在埋入绝缘膜127的侧面形成侧壁绝缘膜131的同时，在逻辑电路区域中，在第二栅极侧面形成侧壁绝缘膜131。之后，在逻辑电路区域中，对栅极绝缘膜124以第二栅极和侧壁绝缘膜131为掩膜进行选择蚀刻，对栅极绝缘膜124构图。此时，在存储器元件区域中，捕获膜122被构图。
接着如图48(a)所示，在逻辑电路区域中，对半导体衬底120以第二栅极和侧壁绝缘膜131为掩膜选择地离子注入杂质，形成成为漏极区域或源极区域的高浓度杂质扩散层132。
接着如图48(b)所示，在半导体衬底120上跨整个面层叠钴膜后，通过实施热处理，在高浓度杂质扩散层132表面部形成氮化物层133后，得到第十一实施例的半导体存储装置。此时，存储器元件区域的栅极电极间部分中也形成氮化物层133。
根据第十一实施例，构成存储器元件的多金属构造的第一栅极和构成逻辑电路的晶体管的多金属构造的栅极可用同一工序形成，因此可实现工序数的减少。
另外，第十一实施例中，作为多晶硅膜125，层叠掺杂杂质构成的多晶硅膜，但可替代的是，在层叠未掺杂杂质的多晶硅膜后再掺杂杂质。
可使用非晶的硅膜替代第十一实施例的多晶硅膜125。
另外，第十一实施例中，形成n型的存储器元件，但可替代的是，形成p型的存储器元件。
(第十二实施例)下面参考图49(a)～(c)、图50(a)～(c)、图51(a)～(c)、图52(a)～(c)和图53(a)～(b)说明本发明的第十二实施例的半导体存储装置及其制造方法。这些图中，左侧的图表示存储器元件形成区域的栅极部分，中央的图表示存储器元件形成区域的栅极间的部分，右侧的图表示逻辑电路区域。
首先，如图49(a)所示，在硅衬底构成的半导体衬底140上形成沟槽元件分离141后，如图49(b)所示，在半导体衬底140上跨过整个面层叠例如氧化硅膜、氮化硅膜和氧化硅膜的层叠膜构成的具有总共30nm膜厚的捕获膜142。
接着如图49(c)所示，在半导体衬底140上跨整个面层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜143。
接着如图50(a)所示，对第一多晶硅膜143以第一抗蚀剂图案(图中省略)为掩膜进行选择蚀刻，对第一多晶硅膜143构图后，对半导体衬底140以构图的第一多晶硅膜143为掩膜在例如1×1015cm-2～1×1016cm-2的条件下离子注入n型的杂质，在存储器元件形成区域中形成成为位线的n型的高浓度杂质扩散层144。
接着如图50(c)所示，在半导体衬底140上跨整个面层叠氧化硅膜后，对该氧化硅膜例如进行CMP或回蚀刻(etch back)，通过去除该氧化硅膜的在构图的第一多晶硅膜143上存在的部分，在构图的第一多晶硅膜143彼此之间并且在高浓度杂质扩散层144上形成埋入绝缘膜145。此时，构图的第一多晶硅膜143的高度位置和埋入绝缘膜145的高度位置大致相等。
接着如图50(c)所示，在构图的第一多晶硅膜143和埋入绝缘膜145上层叠例如氮化硅膜构成、具有100nm厚度的保护膜146。
接着如图51(a)所示，在逻辑电路区域中，顺序去除保护膜146、构图的第一多晶硅膜143和捕获膜142后，如图51(b)所示，氧化半导体衬底140的表面部，形成具有例如2nm～25nm的厚度的栅极绝缘膜147。
接着如图51(c)所示，在半导体衬底140上跨整个面层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜148。
接着如图52(a)所示，对第二多晶硅膜148和构图的第一多晶硅膜143以第一抗蚀剂图案149为掩膜进行选择蚀刻，在存储器元件区域中，形成构图的第二多晶硅膜148和构图的第一多晶硅膜143所构成的第一栅极。
接着如图52(b)所示，对第二多晶硅膜147以第二抗蚀剂图案150为掩膜进行选择蚀刻，在逻辑电路区域中，形成由构图的第二多晶硅膜148所构成的第二栅极。
接着如图52(c)所示，去除第二抗蚀剂图案150后，在逻辑电路区域中，对半导体衬底140以第二栅极为掩膜离子注入杂质，形成低浓度杂质扩散层151。
接着如图53(a)所示，在半导体衬底140上跨整个面层叠例如具有50nm～200nm厚度的氧化硅膜后，通过回蚀刻该氧化硅膜，在存储器元件区域中，在埋入绝缘膜145的侧面形成侧壁绝缘膜152的同时，在逻辑电路区域中，在第二栅极侧面形成侧壁绝缘膜152。接着，在逻辑电路区域中，对栅极绝缘膜147以第二栅极和侧壁绝缘膜152为掩膜进行选择蚀刻，对栅极绝缘膜147构图。此时，在存储器元件区域中，捕获膜142被构图。
接着如图53(b)所示，在逻辑电路区域中，对半导体衬底140以第二栅极和侧壁绝缘膜152为掩膜选择地离子注入杂质，形成成为漏极区域或源极区域的高浓度杂质扩散层153。
接着如图53(c)所示，在半导体衬底140上跨整个面层叠钴膜后，通过实施热处理，在存储器元件区域的第一栅极的表面部形成氮化物层154的同时，在逻辑电路区域的第二栅极的表面部形成氮化物层154后，得到第十二实施例的半导体存储装置。
根据第十二实施例，构成逻辑电路的晶体管的第二栅极仅由构图的第二多晶硅膜147构成，因此可实现第二栅极的细微化。
另外，第十二实施例中，作为第一多晶硅膜143和第二多晶硅膜147，层叠掺杂杂质构成的多晶硅膜，但可替代的是，在层叠未掺杂杂质的多晶硅膜后再掺杂杂质。
可使用非晶的硅膜替代第十二实施例的第一多晶硅膜143和第二多晶硅膜147。
另外，第十二实施例中，形成n型的存储器元件，但可替代的是，形成p型的存储器元件。
(第十三实施例)下面参考图54(a)～(c)、图55(a)～(c)、图56(a)～(c)、图57(a)～(c)和图58(a)～(c)说明本发明的第十三实施例的半导体存储装置及其制造方法。这些图中，左侧的图表示存储器元件形成区域的栅极部分，中央的图表示存储器元件形成区域的栅极间的部分，右侧的图表示逻辑电路区域。
首先，如图54(a)所示，在硅衬底构成的半导体衬底160上形成沟槽元件分离161后，如图54(b)所示，在半导体衬底160上跨过整个面层叠例如氧化硅膜构成的具有6nm～15nm厚度的隧道绝缘膜162。
接着在半导体衬底160上跨整个面层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜163。
接着如图55(a)所示，对第一多晶硅膜163构图后，对半导体衬底160以构图的第一多晶硅膜163为掩膜在例如1×1015cm-2～1×1016cm-2的条件下离子注入n型的杂质，在存储器元件形成区域中形成成为位线的n型的高浓度杂质扩散层164。
接着如图55(b)所示，在半导体衬底160上跨整个面层叠氧化硅膜后，对该氧化硅膜例如进行CMP或回蚀刻(etch back)，通过去除该氧化硅膜的在构图的第一多晶硅膜163上存在的部分，在构图的第一多晶硅膜163彼此之间并且在高浓度杂质扩散层164上形成埋入绝缘膜165。此时，构图的第一多晶硅膜163的高度位置和埋入绝缘膜165的高度位置大致相等。
接着如图55(c)所示，层叠例如氮化硅膜、氮化硅膜、氧化硅膜的层叠膜构成的电极间绝缘膜166。
接着如图56(a)所示，在逻辑电路区域中，顺序去除电极间绝缘膜166、构图的第一多晶硅膜163和隧道绝缘膜162后，如图56(b)所示，氧化半导体衬底160的表面部，形成具有例如2nm～25nm的厚度的栅极绝缘膜167。
接着如图56(c)所示，在半导体衬底160上跨整个面层叠例如掺杂了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜168。
接着如图57(a)所示，对第二多晶硅膜168和构图的第一多晶硅膜163以第一抗蚀剂图案169为掩膜进行选择蚀刻，在存储器元件区域中，形成具有构图的第二多晶硅膜168所构成的第一栅极、构图的电极间绝缘膜166和构图的第一多晶硅膜163所构成的浮游电极的存储器元件。
接着如图57(b)所示，对第二多晶硅膜168以第二抗蚀剂图案170为掩膜进行选择蚀刻，在逻辑电路区域中，形成由构图的第二多晶硅膜168所构成的第二栅极。
接着如图57(c)所示，去除第二抗蚀剂图案170后，在逻辑电路区域中，对半导体衬底160以第二栅极为掩膜离子注入杂质，形成低浓度杂质扩散层171。
接着如图58(a)所示，在半导体衬底170上跨整个面层叠例如具有50nm～200nm厚度的氧化硅膜后，通过回蚀刻该氧化硅膜，在存储器元件区域中，在埋入绝缘膜165的侧面形成侧壁绝缘膜172的同时，在逻辑电路区域中，在第二栅极侧面形成侧壁绝缘膜172。接着，在逻辑电路区域中，对栅极绝缘膜167以第二栅极和侧壁绝缘膜172为掩膜进行选择蚀刻，对栅极绝缘膜167构图。此时，在存储器元件区域中，隧道绝缘膜162被构图。
接着如图58(b)所示，在逻辑电路区域中，对半导体衬底160以第二栅极和侧壁绝缘膜172为掩膜选择地离子注入杂质，形成成为漏极区域或源极区域的高浓度杂质扩散层173。
接着如图58(c)所示，在半导体衬底160上跨整个面层叠钴膜后，通过实施热处理，在存储器元件区域的第一栅极的表面部形成氮化物层174的同时，在逻辑电路区域的第二栅极的表面部形成氮化物层157后，得到第十三实施例的半导体存储装置。
另外，第十三实施例中，作为第一多晶硅膜163和第二多晶硅膜167，层叠掺杂杂质构成的多晶硅膜，但可替代的是，在层叠未掺杂杂质的多晶硅膜后再掺杂杂质。
可使用非晶的硅膜替代第十三实施例的第一多晶硅膜163和第二多晶硅膜167。
另外，第十三实施例中，形成n型的存储器元件，但可替代的是，形成p型的存储器元件。
根据第十三实施例，由于构成存储器元件的第一栅极和构成逻辑电路的晶体管的第二栅极实质上可用同一工序形成，因此可实现工序数减少。此时，第二栅极仅由构图的第二多晶硅膜167形成，从而可实现第二栅极的细微化。
第一栅极表面部的氮化物层174和第二栅极表面部的氮化物层174可用同一工序形成，因此可实现工序数减少。
存储器元件区域的埋入绝缘膜165的侧面的侧壁绝缘膜172和构成逻辑电路的晶体管的第二栅极的侧面的侧壁绝缘膜172可用同一工序形成，因此可实现工序数减少。
但是，作为具有由浮游电极、电极间绝缘膜和栅极构成的存储器元件的实施例，仅表示出了与第一实施例对应的第九实施例和与第十二实施例对应的第十三实施例，但除此之外，当然也可实施与第二、第四、第四、第五、第六和第七实施例对应的实施例。
使第二实施例对应具有由浮游电极、电极间绝缘膜和栅极构成的存储器元件的实施例的情况下，形成隧道绝缘膜来替代捕获膜21，同时，可在第二多晶硅膜26的下侧层叠电极间绝缘膜。
使第三实施例对应具有由浮游电极、电极间绝缘膜和栅极构成的存储器元件的实施例的情况下，形成隧道绝缘膜来替代捕获膜31，同时，可在第二多晶硅膜38的下侧层叠电极间绝缘膜。
使第四实施例对应具有由浮游电极、电极间绝缘膜和栅极构成的存储器元件的实施例的情况下，形成隧道绝缘膜来替代捕获膜41，同时，可在第二多晶硅膜49的下侧层叠电极间绝缘膜。
使第五实施例对应具有由浮游电极、电极间绝缘膜和栅极构成的存储器元件的实施例的情况下，形成隧道绝缘膜来替代捕获膜51，同时，可在第二多晶硅膜58的下侧层叠电极间绝缘膜。
使第六实施例对应具有由浮游电极、电极间绝缘膜和栅极构成的存储器元件的实施例的情况下，形成隧道绝缘膜来替代捕获膜61，同时，可在第二多晶硅膜66的下侧层叠电极间绝缘膜。
使第七实施例对应具有由浮游电极、电极间绝缘膜和栅极构成的存储器元件的实施例的情况下，形成隧道绝缘膜来替代捕获膜71，同时，可在第二多晶硅膜76的下侧层叠电极间绝缘膜。
产业上的可利用性根据本发明的第一～第三半导体存储装置以及第一～第六半导体存储装置的制造方法，可实现半导体存储装置的细微化和位线的低电阻化，同时可对栅极进行撒里赛德。
权利要求
1.一种半导体存储装置，其特征在于包括在半导体衬底的表面区域中彼此分开地形成的一对杂质扩散层；在上述半导体衬底上的上述一对杂质扩散层彼此之间的区域中形成的捕获膜；在上述捕获膜上形成的栅极；以及在上述一对杂质扩散层上夹住上述栅极形成的一对绝缘膜。
2.一种半导体存储装置，其特征在于包括在半导体衬底的表面区域中按条状形成、成为位线的多个杂质扩散层；在上述半导体衬底上的上述多个杂质扩散层上侧形成、在位线方向上延伸的多个埋入绝缘膜；以及在上述半导体衬底上设置、在字线方向延伸的存储器元件的栅极，上述栅极具有在上述半导体衬底上的上述多个埋入绝缘膜彼此之间经捕获膜形成，具有与上述多个埋入绝缘膜的高度位置大致相等的高度位置的多个第一导电膜；和在上述多个埋入绝缘膜和上述多个第一导电膜上搭设形成、将上述多个第一导电膜之间电连接起来的第二导电膜。
3.根据权利要求1或2所述的半导体存储装置，其特征在于上述捕获膜由在上述半导体衬底上顺序层叠的氧化硅膜、氮化硅膜和氧化硅膜的层叠膜构成。
4.一种半导体存储装置，其特征在于包括在半导体衬底的表面区域中按条状形成、成为位线的多个杂质扩散层；在上述半导体衬底上的上述多个杂质扩散层上侧形成、在位线方向上延伸的多个埋入绝缘膜；在上述半导体衬底上的上述多个埋入绝缘膜彼此之间经隧道绝缘膜形成、由具有和上述多个埋入绝缘膜的高度位置大致相等的高度位置的多个第一导电膜构成的多个浮游电极；在上述多个埋入绝缘膜和上述多个浮游电极上搭设形成、在字线方向上延伸的电极间绝缘膜；以及在上述电极间绝缘膜上形成、由在字线方向延伸的第二导电膜构成的存储器元件的栅极。
5.根据权利要求2或4所述的半导体存储装置，其特征在于具有在上述第一导电膜侧面形成的侧壁绝缘膜。
6.根据权利要求5所述的半导体存储装置，其特征在于在上述杂质扩散层和上述埋入绝缘膜之间且在彼此相对的上述侧壁绝缘膜彼此之间设置有金属膜。
7.根据权利要求2或4所述的半导体存储装置，其特征在于上述杂质扩散层具有在中央部形成的高浓度杂质扩散层和在上述高浓度杂质扩散层两侧形成的低浓度杂质扩散层。
8.根据权利要求2或4所述的半导体存储装置，其特征在于在上述第二导电膜表面部形成有硅化物层。
9.根据权利要求8所述的半导体存储装置，其特征在于具有在上述埋入绝缘膜侧面形成的侧壁绝缘膜。
10.根据权利要求8所述的半导体存储装置，其特征在于具有在上述多个埋入绝缘膜彼此之间埋入的绝缘膜。
11.根据权利要求2或4所述的半导体存储装置，其特征在于上述第二导电膜是金属膜。
12.根据权利要求2或4所述的半导体存储装置，其特征在于上述半导体衬底上设置有构成逻辑电路的晶体管，上述晶体管的栅极具有上述第一导电膜和上述第二导电膜的层叠结构。
13.根据权利要求12所述的半导体存储装置，其特征在于上述第二导电膜表面部形成有硅化物层。
14.根据权利要求12所述的半导体存储装置，其特征在于上述第二导电膜由金属膜构成。
15.根据权利要求2或4所述的半导体存储装置，其特征在于上述半导体衬底上设置有构成逻辑电路的晶体管，上述晶体管的栅极仅由上述第二导电膜构成。
16.一种半导体存储装置的制造方法，其特征在于包括在半导体衬底上的存储器元件形成区域形成捕获膜的工序；在上述捕获膜上层叠第一导电膜的工序；使用沿位线方向延伸的第一掩膜图案对上述第一导电膜构图的工序；对上述半导体衬底以上述第一掩膜图案或构图的上述第一导电膜为掩膜，注入杂质，形成成为位线的杂质扩散层的工序；在上述半导体衬底上的构图的上述第一导电膜彼此之间形成埋入绝缘膜的工序；在构图的上述第一导电膜和上述埋入绝缘膜上层叠第二导电膜的工序；以及使用在字线方向延伸的第二掩膜图案对上述第二导电膜和经构图的上述第一导电膜构图，形成由构图的上述第二导电膜和构图的上述第一导电膜所构成的存储器元件的栅极的工序。
17.一种半导体存储装置的制造方法，其特征在于包括在半导体衬底上的存储器元件形成区域形成捕获膜的工序；在上述捕获膜上层叠第一导电膜的工序；使用沿位线方向延伸的第一掩膜图案对上述第一导电膜构图的工序；在构图的上述第一导电膜侧面形成第一侧壁绝缘膜的工序；对上述半导体衬底以构图的上述第一导电膜和上述第一侧壁绝缘膜为掩膜，注入杂质，形成成为位线的杂质扩散层的工序；对上述半导体衬底实施热处理，将上述杂质扩散层与构图的上述第一导电膜进行部分重叠的工序；在上述半导体衬底上的彼此相对的上述第一侧壁绝缘膜彼此之间形成埋入绝缘膜的工序；在构图的上述第一导电膜和上述埋入绝缘膜上层叠第二导电膜的工序；以及使用在字线方向延伸的第二掩膜图案对上述第二导电膜和构图的上述第一导电膜构图，形成由构图的上述第二导电膜和构图的上述第一导电膜所构成的存储器元件的栅极的工序。
18.一种半导体存储装置的制造方法，其特征在于包括在半导体衬底上的存储器元件形成区域形成捕获膜的工序；在上述捕获膜上层叠第一导电膜的工序；使用沿位线方向延伸的第一掩膜图案对上述第一导电膜构图的工序；对上述半导体衬底以构图的上述第一导电膜为掩膜，注入杂质，形成低浓度杂质扩散层的工序；在构图的上述第一导电膜侧面形成第一侧壁绝缘膜的工序；对上述半导体衬底以构图的上述第一导电膜和上述第一侧壁绝缘膜为掩膜，注入杂质，形成成为位线的高浓度杂质扩散层的工序；在上述半导体衬底上的彼此相对的上述第一侧壁绝缘膜彼此之间形成埋入绝缘膜的工序；在构图的上述第一导电膜和上述埋入绝缘膜上层叠第二导电膜的工序；以及使用在字线方向延伸的第二掩膜图案对上述第二导电膜和构图的上述第一导电膜构图，形成由构图的上述第二导电膜和构图的上述第一导电膜所构成的存储器元件的栅极的工序。
19.根据权利要求17或18所述的半导体存储装置的制造方法，其特征在于形成上述埋入绝缘膜的工序包含在上述半导体衬底上经金属膜形成上述埋入绝缘膜的工序。
20.根据权利要求16或17所述的半导体存储装置的制造方法，其特征在于形成上述杂质扩散层的工序包含对上述半导体衬底经上述捕获膜注入上述杂质的工序。
21.根据权利要求16或17所述的半导体存储装置的制造方法，其特征在于在对上述第一导电膜构图的工序和形成上述杂质扩散层的工序之间，包括以上述第一掩膜图案或构图的上述第一导电膜为掩膜对上述捕获膜构图的工序，形成上述杂质扩散层的工序包含对上述半导体衬底不经上述捕获膜注入上述杂质的工序。
22.根据权利要求18所述的半导体存储装置的制造方法，其特征在于形成上述低浓度杂质扩散层的工序包含对上述半导体衬底经上述捕获膜注入上述杂质的工序。
23.根据权利要求18所述的半导体存储装置的制造方法，其特征在于形成上述低浓度杂质扩散层的工序，包含去除从上述捕获膜的构图的上述第一导电膜露出的区域中的至少一部分后对上述半导体衬底注入上述杂质的工序。
24.根据权利要求22所述的半导体存储装置的制造方法，其特征在于形成上述高浓度杂质扩散层的工序包含对上述半导体衬底经上述捕获膜注入上述杂质的工序。
25.根据权利要求22所述的半导体存储装置的制造方法，其特征在于形成上述低浓度杂质扩散层的工序和形成上述高浓度杂质扩散层的工序之间，包括以上述第一掩膜图案或构图的上述第一导电膜为掩膜对上述捕获膜构图的工序，形成上述高浓度杂质扩散层的工序包含对上述半导体衬底不经上述捕获膜注入上述杂质的工序。
26.根据权利要求18所述的半导体存储装置的制造方法，其特征在于对上述第一导电膜构图的工序和形成上述低浓度杂质扩散层的工序之间包括以上述第一掩膜图案或构图的上述第一导电膜为掩膜对上述捕获膜构图的工序，形成上述低浓度杂质扩散层的工序包含对上述半导体衬底不经上述捕获膜注入上述杂质的工序。
27.根据权利要求16、17或18所述的半导体存储装置的制造方法，其特征在于形成上述栅极的工序包含在构图的上述第二导电膜表面部形成硅化物层的工序。
28.根据权利要求16、17或18所述的半导体存储装置的制造方法，其特征在于形成上述栅极的工序包含在上述埋入绝缘膜的侧面形成第二侧壁绝缘膜后，在构图的上述第二导电膜表面部形成硅化物层的工序。
29.根据权利要求28所述的半导体存储装置的制造方法，其特征在于上述半导体存储装置具有在上述半导体衬底上设置、构成逻辑电路的晶体管，上述埋入绝缘膜的侧面形成上述第二侧壁绝缘膜的工序包含在构成上述逻辑电路的晶体管的栅极的侧面形成上述第二侧壁绝缘膜的工序。
30.根据权利要求16、17或18所述的半导体存储装置的制造方法，其特征在于形成上述栅极的工序包含在上述埋入绝缘膜彼此之间埋入绝缘膜后在构图的上述第二导电膜表面部形成硅化物层的工序。
31.根据权利要求17或18所述的半导体存储装置的制造方法，其特征在于上述第二导电膜是金属膜。
32.根据权利要求31所述的半导体存储装置的制造方法，其特征在于上述半导体存储装置具有在上述半导体衬底上设置、构成逻辑电路的晶体管，构成上述逻辑电路的晶体管的栅极具有构图的上述第一导电膜和构图的上述金属膜的层叠结构。
33.根据权利要求16、17或18所述的半导体存储装置的制造方法，其特征在于上述半导体存储装置具有在上述半导体衬底上设置、构成逻辑电路的晶体管，构成上述逻辑电路的晶体管的栅极仅由构图的上述具有构图的上述第二导电膜构成。
34.根据权利要求16、17或18所述的半导体存储装置的制造方法，其特征在于上述半导体存储装置具有在上述半导体衬底上设置、构成逻辑电路的晶体管，形成上述栅极的工序包含通过在上述半导体衬底上的逻辑电路形成区域中对上述第二导电膜和构图的上述第一导电膜构图，形成由构图的上述第二导电膜和构图的上述第一导电膜构成的、构成上述逻辑电路的晶体管的栅极的工序。
35.一种半导体存储装置的制造方法，其特征在于包括在半导体衬底上的存储器元件形成区域形成隧道绝缘膜的工序；在上述隧道绝缘膜上层叠第一导电膜的工序；使用沿位线方向延伸的第一掩膜图案对上述第一导电膜构图的工序；对上述半导体衬底以上述掩膜图案或构图的上述第一导电膜为掩膜，注入杂质，形成成为位线的杂质扩散层的工序；在上述半导体衬底上的构图的上述第一导电膜彼此之间形成埋入绝缘膜的工序；在构图的上述第一导电膜和上述埋入绝缘膜上层叠电极间绝缘膜的工序；在上述电极间绝缘膜上层叠第二导电膜的工序；以及使用在字线方向延伸的第二掩膜图案对上述第二导电膜、上述电极间绝缘膜和构图的上述第一导电膜构图，形成由构图的上述第二导电膜所构成的存储器元件的栅极和由构图的上述第一导电膜所构成的浮游电极的工序。
36.一种半导体存储装置的制造方法，其特征在于包括在半导体衬底上的存储器元件形成区域形成隧道绝缘膜的工序；在上述隧道绝缘膜上层叠第一导电膜的工序；使用沿位线方向延伸的第一掩膜图案对上述第一导电膜构图的工序；在构图的上述第一导电膜的侧面形成第一侧壁绝缘膜的工序；对上述半导体衬底以构图的上述第一导电膜和上述第一侧壁绝缘膜为掩膜，注入杂质，形成成为位线的杂质扩散层的工序；对上述半导体衬底实施热处理，使上述杂质扩散层与构图的上述第一导电膜部分重叠的工序；在上述半导体衬底上的彼此相对的上述第一侧壁绝缘膜彼此之间形成埋入绝缘膜的工序；在构图的上述第一导电膜和上述埋入绝缘膜上层叠电极间绝缘膜的工序；在上述电极间绝缘膜上层叠第二导电膜的工序；以及使用在字线方向延伸的第二掩膜图案对上述第二导电膜、上述电极间绝缘膜和构图的上述第一导电膜构图，形成由构图的上述第二导电膜所构成的存储器元件的栅极和构图的上述第一导电膜所构成的浮游电极的工序。
37.一种半导体存储装置的制造方法，其特征在于包括在半导体衬底上的存储器元件形成区域形成隧道绝缘膜的工序；在上述隧道绝缘膜上层叠第一导电膜的工序；使用沿位线方向延伸的第一掩膜图案对上述第一导电膜构图的工序；对上述半导体衬底以构图的上述第一导电膜为掩膜，注入杂质，形成低浓度杂质扩散层的工序；在构图的上述第一导电膜侧面形成第一侧壁绝缘膜的工序；对上述半导体衬底以构图的上述第一导电膜和上述第一侧壁绝缘膜为掩膜，注入杂质，形成成为位线的高浓度杂质扩散层的工序；在上述半导体衬底上的彼此相对的上述第一侧壁绝缘膜彼此之间形成埋入绝缘膜的工序；在构图的上述第一导电膜和上述埋入绝缘膜上层叠电极间绝缘膜的工序；在上述电极间绝缘膜上层叠第二导电膜的工序；以及使用在字线方向延伸的第二掩膜图案对上述第二导电膜、上述电极间绝缘膜和构图的上述第一导电膜构图，形成由构图的上述第二导电膜所构成的存储器元件的栅极和构图的上述第一导电膜所构成的浮游电极的工序。
38.根据权利要求35或36所述的半导体存储装置的制造方法，其特征在于形成上述埋入绝缘膜的工序包含在上述半导体衬底上经金属膜形成上述埋入绝缘膜的工序。
39.根据权利要求35或36所述的半导体存储装置的制造方法，其特征在于形成上述杂质扩散层的工序包含对上述半导体衬底经上述隧道绝缘膜注入上述杂质的工序。
40.根据权利要求35或36所述的半导体存储装置的制造方法，其特征在于在对上述第一导电膜构图的工序和形成上述杂质扩散层的工序之间包括以上述第一掩膜图案或构图的上述第一导电膜为掩膜对上述隧道绝缘膜构图的工序，形成上述杂质扩散层的工序包含对上述半导体衬底不经上述隧道绝缘膜注入上述杂质的工序。
41.根据权利要求37所述的半导体存储装置的制造方法，其特征在于形成上述低浓度杂质扩散层的工序包含对上述半导体衬底经上述隧道绝缘膜注入上述杂质的工序。
42.根据权利要求37所述的半导体存储装置的制造方法，其特征在于形成上述低浓度杂质扩散层的工序包含去除从上述隧道绝缘膜的构图的上述第一导电膜露出的区域中的至少一部分后对上述半导体衬底注入上述杂质的工序。
43.根据权利要求41所述的半导体存储装置的制造方法，其特征在于形成上述高浓度杂质扩散层的工序包含对上述半导体衬底经上述隧道绝缘膜注入上述杂质的工序。
44.根据权利要求41所述的半导体存储装置的制造方法，其特征在于形成上述低浓度杂质扩散层的工序和形成上述高浓度杂质扩散层的工序之间包括以上述第一掩膜图案或构图的上述第一导电膜为掩膜对上述隧道绝缘膜构图的工序，形成上述高浓度杂质扩散层的工序包含对上述半导体衬底不经上述隧道绝缘膜注入上述杂质的工序。
45.根据权利要求37所述的半导体存储装置的制造方法，其特征在于对上述第一导电膜构图的工序和形成上述低浓度杂质扩散层的工序之间包括以上述第一掩膜图案或构图的上述第一导电膜为掩膜对上述捕获绝缘膜构图的工序，形成上述低浓度杂质扩散层的工序包含对上述半导体衬底不经上述捕获绝缘膜注入上述杂质的工序。
46.根据权利要求35、36或37所述的半导体存储装置的制造方法，其特征在于形成上述栅极的工序包含在构图的上述第二导电膜表面部形成硅化物层的工序。
47.根据权利要求35、36或37所述的半导体存储装置的制造方法，其特征在于形成上述栅极的工序包含在上述埋入绝缘膜的侧面形成第二侧壁绝缘膜后，在构图的上述第二导电膜表面部形成硅化物层的工序。
48.根据权利要求47所述的半导体存储装置的制造方法，其特征在于上述半导体存储装置具有在上述半导体衬底上设置、构成逻辑电路的晶体管，上述埋入绝缘膜的侧面形成上述第二侧壁绝缘膜的工序包含在构成上述逻辑电路的晶体管的栅极的侧面形成上述第二侧壁绝缘膜的工序。
49.根据权利要求35、36或37所述的半导体存储装置的制造方法，其特征在于形成上述栅极的工序包含在上述埋入绝缘膜彼此之间埋入绝缘膜后在构图的上述第二导电膜表面部形成硅化物层的工序。
50.根据权利要求35、36或37所述的半导体存储装置的制造方法，其特征在于上述半导体存储装置具有在上述半导体衬底上设置、构成逻辑电路的晶体管，构成上述逻辑电路的晶体管的栅极仅由构图的上述具有构图的上述第二导电膜构成。
全文摘要
在半导体衬底的表面区域上形成成为位线的多个杂质扩散层，在半导体衬底的多个杂质扩散层上侧形成多个埋入绝缘膜。存储器元件的栅极在埋入绝缘膜之间经捕获膜形成，具有和埋入绝缘膜的高度位置大致相等的高度位置的多个第一多晶硅膜，和在多个埋入绝缘膜和多个第一多晶硅膜上施加形成、将多个第一多晶硅膜之间电连接起来的第二多晶硅膜。
文档编号H01L21/8246GK1613153SQ0380084
公开日2005年5月4日 申请日期2003年2月5日 优先权日2002年2月21日
发明者荒井雅利 申请人:松下电器产业株式会社