专利名称：半导体装置及其制造方法
技术领域：
本发明涉及具有MIS晶体管构造的半导体装置及其制造方法。
背景技术：
近年来，在CMOS装置中，通过MIS晶体管的栅极长的微细化或者栅极绝缘膜的薄膜化等的定标(Scaling)，实现动作速度及集成度的提高。尤其是在最近开发了厚度在2nm以下的栅极绝缘膜或栅极长为50nm左右的栅电极的MIS晶体管。
图11是现有的一般的MIS晶体管的剖面图。如该图所示，现有的一般的MIS晶体管包含Si基板100和在该基板100上隔着由氧化硅形成的栅极绝缘膜101而形成的栅电极102。栅电极102由多晶硅形成，在其侧面上形成氧化膜侧壁103。在Si基板100上，在氧化膜侧壁103的侧方位置上形成高浓度源-漏极区域104，从这些区域104的内侧端部遍及栅电极102的下方而形成夹持沟道区域105的源-漏极扩展区域106。
在这样的MIS晶体管中，伴随着栅极绝缘膜101的薄膜化，使低电压动作和电流驱动力的增大成为可能，然而，其反面，由于栅电极102用多晶硅构成，所以伴随着栅极绝缘膜的薄膜化产生以下所述的不好的情况。
(1)导入栅电极102中的硼等杂质往往穿透极薄的氧化膜101，导入至沟道区域105，由此，有引起MIS晶体管的阈值电压变动等电特性变差的危险。
(2)由于通过栅极绝缘膜101的薄膜化，其电容量增大，与此相伴，在栅电极102侧也产生耗尽层，产生所谓有效的栅极绝缘膜101变厚的问题。这也起因于，在由多晶硅形成的栅电极101中存在杂质固溶界限的缘故。
(3)在如图11所示那样的源-漏极扩展区域106和栅电极102重叠的区域Rgd所产生的栅极重叠电容量增大。即，通过栅极绝缘膜101的薄膜化和栅极长的微细化，结果增大了寄生电容量，这成为不可忽略的值。这样的栅极重叠电容量的增大，成为MIS晶体管动作速度提高的主要阻碍因素。
因此，为了解决这样的问题，现在提出以下这样的方案。
(1)对于硼的穿透来说，提出了通过使用防杂质扩散效果高的氧氮化膜作为栅极绝缘膜来进行改善的方案。
(2)对于栅电极的耗尽化来说，如文献1(W.C.Lee et al.，“Investigation of poly-sil-xGex for dual-gate CMOS technology”，IEEEElectron Device Lett.，Vot.19，1998，p.247)公开的那样，提出了在栅电极中使用杂质固溶度高的多晶SiGe的CMOS装置，(3)对于栅极重叠电容量的增大来说，如文献2(T.Ghani，et al.，“100nm gate length high performance/low power CMOS transistorstructure”，1999 IEDM，P.415)公开的那样，提出了使多晶硅栅电极下部变狭窄地加工的凹口栅极(notch gate)构造。凹口栅极构造是在栅电极上部宽度宽、在规定晶体管栅极长的栅电极下部宽度变窄的构造。由此，不会引起伴随栅极长的微细化的栅极电阻上升，具有所谓可以降低重叠电容量增大的效果。
对于该凹口栅极构造来说，例如在文献3(特开昭62-45071号公报)中有记载。该文献3公开了由多晶硅层和在其上形成的高溶点金属硅化物层构成栅电极并对其进行热处理的内容。通过该热处理，在上侧配置的硅化物层的侧面上生长比多晶硅层侧面厚的热氧化硅膜，结果形成凹口栅极构造。
此外，在文献4(T.Skotnicki，et al.“Well-controlled selectivelyunderetched Si/SiGe gates for RF and high performance CMOS”，2000Symposium of VLSI Technology，P.156)报告如下这样的晶体管，即组合上述文献1及文献2记载的事项，也就是说使用将多晶SiGe和多晶Si叠层的栅电极，再通过由干蚀刻只对由多晶SiGe形成的下部栅电极进行选择性蚀刻，形成凹口栅极构造。
在这里，由于在上述文献4公开那样的凹口栅极构造是较简单的构造，同时，在可以有效地降低栅极重叠电容量这一点而言，认为是有希望的。
然而，文献4中记载的凹口栅极尽管构造是简单的，但是在制造工序中，需要只对由多晶SiGe形成的下部栅电极有选择地横方向蚀刻的特殊干蚀刻技术。因此，存在所谓制造工序变得复杂的问题。
其它，在特开平6-196495号公报(美国专利第5512771号公报)的图2及其说明中记载有把栅电极的构造作成截面为凸字状，减小栅-漏极的重叠电容。
本发明的目的在于提供一种在具有MIS晶体管构造的半导体装置中利用简单的工序就可以有选择地使下部栅电极变狭窄从而形成开槽口构造的半导体装置的制造方法及半导体装置。
发明内容
为了解决上述问题，第一方面，本发明的半导体装置的制造方法包括在半导体基板上隔着栅极绝缘膜形成下部栅电极膜的工序；在上述下部栅电极膜上形成由比该下部栅电极膜氧化速度慢的材料构成的上部栅电极膜的工序；对上述上部栅电极膜及下部栅电极膜进行图案化处理、形成具有下部栅电极及上部栅电极的栅电极的工序向上述半导体基板中导入杂质、形成源-漏极区域的工序；和，对上述下部栅电极及上部栅电极的侧面进行氧化、形成上述下部栅电极侧方的栅极长方向的厚度比上述上部栅电极侧方的栅极长方向的厚度大的氧化膜侧壁的工序。
为了解决上述问题，第二方面，本发明的半导体装置包括半导体基板；在该半导体基板上隔着栅极绝缘膜形成的下部栅电极；在上述下部栅电极上形成、由氧化速度比该下部栅电极慢的材料构成的上部电极；在上述半导体基板的上述下部栅电极下方夹持着沟道区域形成的源-漏极区域；和，通过使上述下部栅电极及上部栅电极的侧面氧化而形成、上述下部栅电极侧方的栅极长方向的厚度比上述上部栅电极侧方的栅极长方向的厚度大的氧化膜侧壁。
图1是表示本发明第1实施方式的半导体装置的剖面图。
图2是表示图1所示的半导体装置的制造方法的图。
图3是表示图1所示的半导体装置的制造方法的图。
图4(a)～(d)是分别表示图1所示的半导体装置的剖面图、沿IVbc-IVbc线的剖面的Ge组成率分布的图、沿IVbc-IVbc线的剖面的功函数(work function)分布的图、以及沿IVd-IVd线的剖面的价电子带端对空穴渡越的电位图。
图5是表示本发明第2实施方式的半导体装置的剖面图。
图6(a)～(c)是分别表示n型及p型多晶Si栅极、n型及p型多晶SiGe栅极、n型及p型多晶SiGeC栅极的能带结构的能带图。
图7(a)、(b)是分别表示具有多晶Si栅极及Si沟道区域的pMISFET、具有多晶SiGe栅极及Si沟道区域的pMISFET的固有(built-in)电位的图。
图8(a)、(b)是分别表示具有多晶SiGe栅极及SiGe沟道区域pMISFET、具有多晶SiGe栅极及SiGeC沟道区域的pMISFET的固有电位的图。
图9(a)、(b)、(c)是分别表示具有多晶Si栅极及Si沟道区域的nMISFET、具有多晶SiGeC栅极及Si沟道区域的nMISFET、具有多晶SiGeC栅极及SiGeC沟道区域的nMISFET的固有电位的图。
图10是表示本发明第3实施方式的半导体装置的图。
图11是表示现有的MIS型晶体管的剖面图。
具体实施例方式
(第1实施方式)以下，对本发明的第1实施方式加以说明。图1是本实施方式的半导体装置的剖面图。
如该图所示，该半导体装置是MIS晶体管，包含Si基板10和在该基板10上隔着栅极绝缘膜11形成的栅电极12。栅极绝缘膜11由氧化硅形成，厚度约为2nm。栅电极12由在栅极绝缘膜11上形成的下部栅电极12a和其上形成的上部栅电极12b构成。下部栅电极12a由含有高浓度的p型杂质(例如硼)且厚度约为50nm的多晶SiGe(Ge组成率约50％)构成。另一方面，上部栅电极12b由包含高浓度p型杂质(例如硼)且厚度约为150nm的多晶Si构成。
在栅电极12即上部栅电极12b及下部栅电极12a的侧面形成有氧化膜侧壁13，在该氧化膜侧壁13的侧面形成氮化膜侧壁14。此外，在Si基板10上，在位于氮化膜侧壁14的侧方的区域形成p型高浓度源-漏极区域15，从这些区域15的内侧端部开始遍及下部栅电极12a下方，夹持着沟道区域16而形成源-漏极扩展区域17。
可是，如图1所示，下部栅电极12a的栅极长方向的长度比上部栅电极12b的栅极长方向的长度短，这通过如下说明的制造方法形成。
以下，参照图2及图3对上述半导体装置的制造方法加以说明。因为上述半导体装置是p型的MIS晶体管，所以作为在n阱(well)上制造的来加以说明。在图2及图3，只图示了由元件分离区域包围的活性区域。
首先，如图2(a)所示，在Si基板10上形成元件分离区域(省略图示)、阱等。其次，如图2(b)所示，通过热氧化法对Si基板10的上面进行氧化，形成厚度约2nm栅极绝缘膜11。接着，如图2(c)所示，通过LP-CVD法在栅极绝缘膜11上顺序叠层厚度约50nm的多晶SiGe膜(下部栅电极膜)12x和厚度约150nm的多晶Si膜(上部栅电极膜)12y。如图2(d)所示，通过光刻法及干刻法对这样叠层的多晶SiGe膜12x及多晶Si膜12y进行图案化处理。其结果是，形成栅极长方向的长度约0.13μm的上部栅电极12b及下部栅电极12a。这时，如图2(d)所看到的，上部栅电极12b和下部栅电极12a的栅极长L是相同的。
接着，如图3(a)所示，从栅电极12上方，在加速电压为5keV、剂量为1×1015cm-2、倾角为7°以下的条件下注入作为p型杂质离子的氟化硼离子(BF2+)，形成源-漏极扩展区域17。
其次，如图3(b)所示，进行热(pyrogenic)氧化，形成覆盖下部栅电极12a及上部栅电极12b的侧面以及上部栅电极12b的上面的氧化膜13x。由于这时多晶SiGe的氧化速度比多晶Si约快2～4倍左右，所以下部栅电极12a一方比上部栅电极12b更快地进行氧化。因此，热氧化后的氧化膜13x的栅极长方向的厚度，在下部栅电极12a侧面约为30nm，另一方面，在上部栅电极12b的侧面及上面约为10nm。
如图3(b)所看到的，通过该氧化，上部栅电极12b及下部栅电极12a的栅极长变短，分别成为图3(b)所示的栅极长Lu及Ld。下部栅电极12a的栅极长Ld比上部栅电极12b的栅极长Lu还小，作为全体，栅电极12向下呈凸字状。
接着，在基板上沉积氮化硅膜，进行该氮化硅的各向异性蚀刻。通过这样作，如图3(c)所示，氧化膜13x中只残留在各栅电极12a、12b侧面形成的，成为氧化膜侧壁13的同时，在该氧化膜侧壁13的侧面形成氮化膜侧壁14。由此，L字状以及左右反转L字状面对面的一对氧化膜侧壁13上夹持向下呈凸字状的栅电极12。
接着，如图3(d)所示，在加速电压为30keV、剂量为4×1015cm-2、倾角为7°以下的条件下从栅电极12、两侧壁13、14上方注入作为p型杂质离子的氟化硼离子(BF2+)，形成高浓度源-漏极区域15。其后，为了高浓度源-漏极区域15以及源-漏极扩展区域17的杂质活性化，进行RTA(高速热处理)。
对其后的工序省略图示，例如对基板进行层间绝缘膜的形成、接触孔的形成、插头及配线形成等。
如以上所示，在本实施方式的半导体装置的制造方法中，通过由多晶SiGe形成的下部栅电极12a和由多晶Si形成的上部栅电极12b构成栅电极12的同时，进行栅电极12的氧化。这时，由于多晶SiGe的氧化速度比多晶Si快，所以氧化速度高的多晶SiGe形成的下部栅电极12a比上部栅电极12b快地进行氧化。由此，下部栅电极12a的栅极长方向的长度比上部栅电极12b短。
因而，没有必要如上述文献3记述的现有的方法那样，使用有选择地只对下部栅电极进行蚀刻的特殊干蚀刻技术，所以可以通过极为简单的工序形成开槽口构造。
从栅电极12的上方以离子方式注入杂质而形成源-漏极扩展区域17之后进行以上所述的栅电极12的氧化。因此，源-漏极扩展区域17和下部栅电极12a的重叠区域Rgd的面积变小，缩小了相当于下部栅电极12a的栅极长方向长度缩短那部分。因此，即使将栅极绝缘膜11薄膜化，也可以抑制栅极重叠电容量的增大。而且，由于这样降低寄生电容量，可以谋求动作的高速化。因为上部栅电极12b的栅极长方向的长度没有像下部栅电极12a那样程度地缩短，所以可以抑制栅极电阻的增大，因而可以确保MIS晶体管的驱动力。
尤其是在本实施方式的半导体装置中，由于使用多晶SiGe形成下部栅电极，所以有下述优点。以下参照图4对此加以说明。
图4(a)～(d)是分别表示与图1相同的半导体装置的剖面图、沿IVbc-IVbc线的剖面的Ge组成率分布的图、沿IVbc-IVbc线的剖面的功函数的分布的图、以及沿IVd-IVd的剖面的价电子带端对空穴渡越的电位图。但是，在图4(d)中，真空能级位于纵轴下方。
上述的SiGe层在进行氧化之际，形成SiO2作为氧化膜，然而在该过程中产生所谓从已经氧化的区域向未氧化区域排出Ge的现象。排出的Ge凝缩在SiGe层中氧化膜的界面附近的区域12a1。即，氧化膜界面附近的区域12a1的Ge浓度变得比下部栅电极12a的Ge浓度高。其结果是，如图4(b)所示，在下部栅电极12a中与氧化膜侧壁13邻接的区域成为Ge富集区域。因此，如图4(c)所示，下部栅电极12a中与氧化膜侧壁13邻接的区域的功函数变得比栅极中央部小。对沟道区域16中的空穴渡越的电位，两端部变得比中央部高。
因此，如果在本实施方式所述的p沟道型MIS晶体管上施加电压，则如图4(d)所示，在沟道区域16，与氧化膜的界面附近的区域12a1对应，对空穴渡越的电位产生倾斜区域S。因此，通过该电位倾斜S对空穴进行电场加速，以高速渡越p沟道，使高速动作成为可能。
另一方面，在n沟道型MIS晶体管也产生同样的情况。通常，因为在n沟道型晶体管中对下部栅电极掺n型杂质，所以与上述图4(c)相反，在下部栅电极12a中，与氧化膜侧壁13邻接的Ge的组成率高的区域的功函数变得比栅极中央部大。由此，对沟道区域电子渡越的电位分布，在两端部比中央部高。因此，如果在n沟道型MIS晶体管上施加漏极电压，则在沟道区域产生对电子渡越的电位倾斜的区域。因此，通过该电位的倾斜对电子进行电场加速，以高速渡越n沟道，所以使高速动作成为可能。
在本实施方式中，由多晶SiGe形成下部栅电极12a，然而用含有1％或不足1％的微量碳(C)的多晶SiGeC取代多晶SiGe也可以形成下部栅电极12a。在这种情况下，因为C的存在，可以抑制硼的扩散，所以具有所谓可有效地抑制因硼对Si基板10的穿透而造成的阈值电压变化等的优点。因为C只增添微量，所以多晶SiGeC的氧化速度是与多晶SiGe的氧化速度大体相同，在可以简单地形成上述的开槽口构造这一点上，与SiGe是相同的。此外，由于含有Ge，如图4所示，在使半导体装置高速动作成为可能这一点上也与SiGe是相同的。
在本实施方式中，IV族半导体(至少含Si的Si、SiGe、SiGeC等半导体)形成下部栅电极12a及上部栅电极12b，然而并不限于此。即，从所谓利用氧化速度之差、形成开槽口构造的观点出发，下部栅电极12a的氧化速度比上部栅电极12b的氧化速度快即可。因此，例如可以用钨等金属或硅化物形成上部栅电极12b，用多晶Si形成下部栅电极12a。这样一来，因为金属表面几乎不被氧化，所以主要只进行下部栅电极12a的氧化，形成开槽口的构造。另外，因为主要是Ge的组成率越高，氧化速度越大，所以用SiGe构成上部栅电极12b及下部栅电极12a双方，而且如果作成下部栅电极12a中的Ge的组成率比上部栅电极12b高，则可以形成如上述同样的开槽口构造。
在上述的说明中，通过氧化使下部栅电极12a的栅极长方向的两侧部的Ge组成率比中央部高，然而也可以预先在下部栅电极12a的两侧部形成Ge组成率高的区域。例如，用多晶Si构成下部栅电极12a的中央部，在其两侧形成由多晶SiGe构成的区域，或者，也可以越往下部栅电极12a的两侧部而Ge组成率越高地形成下部栅电极12a。这样一来，也可以与上述一样谋求半导体装置的高速动作化。但是，需要选择各栅电极12a、12b的材料，以便使下部栅电极12a的两端部的氧化速度比上部栅电极12a的氧化速度快。
在本实施方式中，为了使栅电极12氧化，使用热氧化，然而氧化方法并非限于此。例如可以通过干氧化、湿氧化或蒸汽氧化等进行栅电极12的氧化。但是，如果如热氧化或蒸汽氧化那样在含有水蒸汽的环境气氛下进行氧化，则有所谓氧化速度快的优点。
此外，在本实施方式中，由多晶SiGe或多晶SiGeC形成下部栅电极12a，然而作为替代，也可以由非晶SiGe或非晶SiGeC形成。
下部栅电极12a由SiGe形成的情况下，其Ge的组成率即表示为Si1-xGex的情况下的x值，优选为0.05以上0.90以下，更优选为0.1以上0.7以下，最优选为0.2以上0.6以下。
(第2实施方式)其次，对本发明的第2实施方式加以说明。图5是本实施方式的半导体装置的剖面图。
本实施方式的半导体装置具有与第1实施方式同样构成的栅电极，而形成该栅电极的基板的结构与第1实施方式不同。在以下的说明中，对于相同结构标注相同的符号，省略详细说明。
如图5所示，在该半导体装置上，形成栅电极的基板如下所示地构成。即，在Si基板10的上面形成通过外延生长形成厚度约为15nm的SiGe膜21，在其上形成通过外延生长形成厚度约为5nm的Si膜22。而且，在该Si膜22上隔着栅极绝缘膜11形成栅电极12。
下部栅电极12a的下方的SiGe膜21形成SiGe沟道区域24，Si膜22形成Si罩(cap)层25。此外，在SiGe膜21及Si膜22中，位于下部栅电极12a侧方的区域上、与Si基板10一部分一起形成p型源-漏极扩展区域17及源-漏极区域15。
栅电极12，如上述所示，是与第1实施方式相同，通过由多晶SiGe形成的下部栅电极12a和由多晶Si形成的上部栅电极12b构成。而且通过氧化使下部栅电极12a的栅极长方向的长度比上部栅电极12b短。由此，抑制了栅极重叠电容量的增大。
可是，如果在栅电极上具有由多晶SiGe形成的下部栅电极，则存在如下所示的问题。以下，就此用图6及图7加以说明。
图6(a)、(b)、(c)是分别表示n型及p型多晶Si栅极、n型及p型多晶SiGe栅极、n型及p型多晶SiGeC栅极的能带构造的能带图。图7(a)、(b)是分别表示具有多晶Si栅极及Si沟道区域的p沟道型MIS晶体管、具有多晶SiGe栅极及Si沟道区域的p沟道型MIS晶体管的固有电位的图。
例如，在采用双栅极构造的情况下，对n沟道型MIS晶体管(以下称为“nMIS晶体管”)的栅电极掺n型杂质，对p型MIS晶体管(以下称为“pMIS晶体管”)的栅电极掺p型杂质。而且，如图6所示，nMIS晶体管的栅电极的费米能级EF是传导带端的能级Ec，pMIS晶体管的栅电极的费米能级EF是价电子带端的能级Ev。
对图6(a)、(b)进行比较可知，在nMIS晶体管的情况下，多晶SiGe栅极的功函数φmn2(真空能级和费米能级EF之差)与多晶Si栅极的功函数φmn1(真空能级和费米能级EF之差)几乎没有任何差别。可是在pMIS晶体管的情况下，多晶SiGe栅极的功函数φmp2(真空能级和费米能级EF之差)比多晶Si栅极的功函数φmp1(真空能级和费米能级EF之差)小。其结果是产生如下所示的缺点。
在图7(a)、(b)所示的MIS晶体管动作时，p沟道在Si沟道区域中与栅电极膜相近部分上形成。对图7(a)、(b)进行比较可知，在具有多晶SiGe栅极的pMIS晶体管上(图7(b))，固有电位的能带的弯曲变得缓慢，其结果是，存在与具有多晶Si栅极的pMIS晶体管相比较阈值电压高的倾向。
与此相反，在本实施方式的半导体装置中，如上述所示，由于具有SiGe沟道区域24，所以可以抑制阈值电压的上升。以下，参照图8对此加以说明。
图8(a)、(b)是分别表示具有多晶Si栅极及SiGe沟道区域的pMIS晶体管、以及具有多晶SiGe栅极及SiGeC沟道区域的pMIS晶体管的固有电位的图。
如图8(a)所示，在本实施方式的半导体装置中，下部栅电极12a是SiGe栅极，因为具有Si罩层25和SiGe沟道区域24，所以在Si/SiGe异质接合部的价电子带端上形成能带偏移(offset)。因此，根据本实施方式的pMIS晶体管，在晶体管动作时，因为空穴渡越在SiGe沟道区域24的价电子带端形成的p沟道，所以与图7(a)所示的具有Si栅极及Si沟道的pMIS晶体管相比较，可以抑制阈值的上升。
如以上所示，根据本实施方式，除了在第1实施方式所示的结构以外，由SiGe形成沟道区域24。因此，除了在第1实施方式所示的效果以外，可以得到所谓抑制阈值上升的效果。
在这里，在上述说明中，由SiGe形成沟道区域，但也可以取代它，由SiGeC形成沟道区域。如果这样作，则如图8(b)所示，在Si/SiGeC异质接合部的价电子带上形成能带偏移。由此，因为在SiGeC区域的价电子带上形成p沟道，所以可以与上述同样地抑制阈值电压的上升。
可是，如图6(c)所示，如果在nMIS晶体管上采用多晶SiGeC栅极，则其功函数φmn3变得比多晶Si栅极的功函数φmn1大。另一方面，在pMIS晶体管情况下，多晶SiGeC栅极的功函数φmp3比多晶Si栅极的功函数φmp1小。因此，认为在具有SiGeC栅极和Si沟道区域的nMIS晶体管及pMIS晶体管双方，产生与图7(b)所示的同样的不利。在这种情况下，在pMIS晶体管中，通过设置多晶SiGeC栅极和多晶SiGe沟道区域或多晶SiGeC沟道区域，分别与图(a)、(b)所示的同样，可以抑制阈值电压的上升。另一方面，对于nMIS晶体管，如图9所示。
图9(a)～(c)是分别表示具有多晶Si栅极及Si沟道区域的nMIS晶体管、具有多晶SiGeC栅极及Si沟道区域的nMIS晶体管、及具有多晶SiGeC栅极及SiGeC沟道区域的nMIS晶体管的固有电位的图。
在图9(a)、(b)所示的nMIS晶体管中，n沟道在Si沟道区域内接近栅极绝缘膜的部分上形成。若比较图9(a)、(b)则可知，在具有多晶SiGeC栅极的nMIS晶体管中(图9(b))，固有电位的能带弯曲变得缓慢，其结果是，存在与具有多晶Si栅极的n沟道型MIS晶体管相比较阈值电压变高的倾向。
在这里，如图9(c)所示，如果在具在多晶SiGeC栅极的nMIS晶体管上设置SiGeC沟道，则在Si/SiGeC异质接合部的传导带端上形成能带偏移。由此，在晶体管动作时，因为电子渡越SiGeC沟道区域的传导带上形成的n沟道，所以与具有Si栅极及Si沟道区域的nMIS晶体管(图9(a))相比，也可以抑制阈值电压的上升。
(第3实施方式)其次，对本发明的第3实施方式加以说明。图10是本发明的第3实施方式的半导体装置的剖面图。
如该图所示，该半导体装置是具有双栅极构造的CMIS装置，包括在Si基板10的表面区域上形成的浅沟槽型元件分离区域STI和由该元件分离区域STI划分的2区域上分别形成的n阱30及p阱50。在n阱30上方设置p沟道型MIS晶体管(pMISFET)，在p阱50上方设置n沟道型MIS晶体管(nMISFET)。
pMISFET包括在n阱30上形成的栅极绝缘膜31和在该栅极绝缘膜上形成的栅电极32。栅极绝缘膜31由氧化硅形成，厚度约为2nm。栅电极32由在栅极绝缘膜31上形成的下部栅电极32a和在其上形成的上部栅电极32b构成。下部栅电极32a用含有高浓度p型杂质(例如硼)、厚度约为50nm的多晶SiGe(Ge组成率约为30％)构成。另一方面，上部栅电极32b用含有高浓度p型杂质(例如硼)、厚度约为150nm的多晶Si构成。
在栅电极32即上部栅电极32b及下部栅电极32a的侧面上形成氧化膜侧壁33，在该氧化膜侧壁33的侧面上形成氮化膜侧壁34。在n阱30，在位于氮化膜侧壁34侧方的区域形成p型高浓度源-漏极区域35。从这些区域15的内侧端部遍及下部栅电极12a的下方，夹持着后述的沟道区域，形成源-漏极扩展区域36。
如图10所示，即使在本实施方式的pMISFET中，也与第1实施方式同样，通过热氧化法形成氧化膜侧壁33。因此，下部栅电极32a的栅极长方向的长度比上部栅电极32b的栅极长方向的尺寸短。由此，使栅极重叠区域的面积变小。
形成栅电极32的基板，与第2实施方式同样地形成。即，通过外延生长在n阱30上面形成厚度约为15nm的SiGe膜41，在其上通过外延生长形成厚度约为5nm的Si膜42。而且，在该Si膜22上隔着栅极绝缘膜31形成栅电极32。
下部栅电极32a下方的SiGe膜41，形成SiGe沟道区域44，Si膜42形成Si罩层45。在SiGe膜41及Si膜42中位于下部栅电极12a侧方的区域，与n阱30的一部分一起形成上述的源-漏极扩展区域36以及源-漏极区域35。
另一方面，nMISFET，如图10所示，除了在p阱50上形成，以及导电型是n型以外，与pMISFET大体同样地构成。即，关于栅电极52，除了下部栅电极52a用含有高浓度n型杂质的多晶SiGe(Ge组成率约为30％)构成，上部栅电极52b用含有高浓度n型杂质的多晶Si构成之外，其余是与pMISFET同样的结构。而且，下部栅电极52a的栅极长方向的长度通过氧化，与pMISFET同样，比上部栅电极52b短。此外，源-漏极区域55及源-漏极扩展区域56是n型，在下部栅电极52a的下方，与pMISFET同样地设置Si罩层65和SiGe沟道层64。
在设置这样的SiGe沟道区域44、64的双栅极型CIS装置中，可以得到以下所示的效果。
在pMISFET中，首先，由于下部栅电极的栅极长方向的长度比上部栅电极短，所以栅极重叠区域变小。此外，因为Si/SiGe异质接合部的价电子带端上产生能带偏移，所以空穴在SiGe沟道区域44的传导带上形成的p沟道渡越。因此，可以通过栅极重叠区域的减小来谋求高速动作化，并且可以抑制阈值电压的上升。
另一方面，在nMISFET中，由于Si/SiGe异质接合部的传导带端上几乎不产生能带偏移，所以在nMISFET动作时，n沟道在Si罩层55内靠近栅极绝缘膜51的区域上形成，电子应当渡越该n沟道。即，大体上与不具有SiGe沟道区域的nMISFET进行同样地动作。
在这里，在具有现有的多晶Si栅极的双栅极CMIS装置中，可以大体同等地设计nMISFET以及pMISFET的阈值电压，然而，如上述所示，在具有多晶SiGe栅极的双栅极CMIS装置中，由于nMISFET和pMISFET的多晶SiGe栅极的功函数平衡破坏，所以认为在nMISFET和pMISFET中同等地设计阈值电压是困难的。
然而，在本实施方式的nMISFET中，由于在多晶SiGe栅极和多晶Si栅极中功函数φmn2、φmn1(参照图6)大体相同，所以阈值电压大体与具有多晶Si栅极的nMISFET几乎没有差别，可以维持低的阈值。另一方面，在本实施方式的pMISFET中，在多晶SiGe栅极和多晶Si栅极中，功函数φmp2、φmp1(参照图6)相互各异，在晶体管动作时，空穴渡越在SiGe沟道区域上形成的p沟道，因此可以阈值电压维持得较低。
据以上所述，根据本实施方式的双栅极CMIS装置，在nMISFET动作时，电子渡越在Si罩层65的表面区域形成的n沟道，另一方面，在pMISFET动作时，空穴渡越在能带间隙小的SiGe沟道区域44上形成的p沟道。因此，pMISFET和nMISFET可以维持阈值相等且较低，可以使两者很好地保持平衡。
此外，在本实施方式的CMIS装置中，由于pMISFET中的p沟道在空穴迁移率高的SiGe沟道区域上形成，所以电流驱动力增大。而且，在利用CMIS装置构成变换器的情况下，可以缩小pMISFET的SiGe沟道区域的面积，与此相伴，可以谋求电容量的降低。因此，在本实施方式的半导体装置中，除了通过降低重叠区域面积产生高速动作化之外，还可以谋求半导体装置集成度的提高和高速动作的进一步提高。
产业上的可利用性根据本发明，提供一种可以通过极其简单的制造工序在栅电极上形成凹口栅极构造的半导体装置及其制造方法。此外，在该半导体装置中，通过降低栅极重叠电容量而使高速动作成为可能。
权利要求
1.一种半导体装置的制造方法，其特征在于包括在半导体基板上隔着栅极绝缘膜形成下部栅电极膜的工序；在所述下部栅电极膜上形成由比该下部栅电极膜氧化速度慢的材料构成的上部栅电极膜的工序；对所述上部栅电极膜及下部栅电极膜进行图案化处理、形成具有下部栅电极及上部栅电极的栅电极的工序；向所述半导体基板中导入杂质、形成源-漏极区域的工序；和对所述下部栅电极及上部栅电极的侧面进行氧化、形成所述下部栅电极侧方的栅极长方向的厚度比所述上部栅电极侧方的栅极长方向的厚度大的氧化膜侧壁的工序。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于利用形成氧化膜侧壁的工序，使下部栅电极的栅极长比上部栅电极的栅极长小。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于所述下部栅电极膜由IV族半导体形成。
4.根据权利要求3所述的半导体装置的制造方法，其特征在于所述下部栅电极膜含有SiGe。
5.根据权利要求4所述的半导体装置的制造方法，其特征在于Ge的组成率是0.05以上0.90以下。
6.根据权利要求4所述的半导体装置的制造方法，其特征在于所述下部栅电极膜含有C。
7.根据权利要求3所述的半导体装置的制造方法，其特征在于所述上部栅电极由Si构成。
8.根据权利要求4所述的半导体装置的制造方法，其特征在于所述上部栅电极膜由含有SiGe的IV族半导体形成，同时，Ge的组成率比所述下部栅电极膜低。
9.根据权利要求4所述的半导体装置的制造方法，其特征在于形成所述氧化膜侧壁的工序，通过使所述下部栅电极氧化，在该下部栅电极的栅极长方向的两侧部形成Ge的组成率比其中央部高的区域。
10.根据权利要求1所述的半导体装置的制造方法，其特征在于形成所述氧化膜侧壁的工序，在含有水蒸汽的环境气氛下进行。
11.根据权利要求4所述的半导体装置的制造方法，其特征在于所述半导体基板，在所述源-漏极区域之间具有含SiGe或SiGeC的沟道区域。
12.根据权利要求4所述的半导体装置的制造方法，其特征在于形成所述下部栅电极膜的工序，形成第1区域、和沿栅极长方向夹持着该区域并且Ge的组成率比该第1区域高的第2区域，形成所述栅电极的工序进行图案化处理，使得在所述下部栅电极的栅极长方向的两侧部配置所述第2区域。
13.一种半导体装置，其特征在于包括半导体基板；在该半导体基板上隔着栅极绝缘膜形成的下部栅电极；在所述下部栅电极上形成、由氧化速度比该下部栅电极慢的材料构成的上部电极；在所述半导体基板的所述下部栅电极下方夹持着沟道区域形成的源-漏极区域；和通过使所述下部栅电极及上部栅电极的侧面氧化而形成、所述下部栅电极侧方的栅极长方向的厚度比所述上部栅电极侧方的栅极长方向的厚度大的氧化膜侧壁。
14.根据权利要求13所述的半导体装置，其特征在于下部栅电极的栅极长比上部栅电极的栅极长小。
15.根据权利要求13所述的半导体装置，其特征在于所述下部栅电极由IV族半导体形成。
16.根据权利要求15所述的半导体装置，其特征在于所述下部栅电极含有SiGe。
17.根据权利要求16所述的半导体装置，其特征在于Ge的组成率是0.05以上0.90以下。
18.根据权利要求16所述的半导体装置，其特征在于所述下部栅电极含有C。
19.根据权利要求16所述的半导体装置，其特征在于所述上部栅电极由Si形成。
20.根据权利要求16所述的半导体装置，其特征在于所述下部栅电极在栅极长方向的两侧部具有Ge的组成率比其中央部高的区域。
21.根据权利要求16所述的半导体装置，其特征在于所述半导体基板具有在所述源-漏极区域之间含有SiGe或SiGeC的沟道区域。
全文摘要
本发明涉及一种半导体装置的制造方法，其包括在半导体基板10上隔着栅极绝缘膜11形成下部栅电极膜的工序；在下部栅电极膜上形成由比下部栅电极膜氧化速度慢的材料构成的上部栅电极膜的工序；对上部栅电极膜及下部栅电极膜进行图案化处理、形成具有下部栅电极12a及上部栅电极12b的栅电极12的工序；向半导体基板10中导入杂质、形成源－漏极区域15的工序；对下部栅电极12a及上部栅电极12b的侧面进行氧化、形成下部栅电极12a侧方的栅极长方向的厚度比上部栅电极12b的侧方的栅极长方向的厚度大的氧化膜侧壁13的工序。
文档编号H01L29/02GK1695254SQ0380846
公开日2005年11月9日 申请日期2003年4月16日 优先权日2002年4月17日
发明者高木刚 申请人:松下电器产业株式会社