专利名称：Otp器件(五)的制作方法
技术领域：
本发明涉及一种用于半导体集成电路或分离元器件的OTP器件。
背景技术：
在Single-Poly OTP Device(单层多晶硅一次刻编程器件)设计中，如何提高电容型晶体管的耦合效率对于提高器件的编程效率与效果，是涉及器件开发成败的关键因素。现有技术中Single-Poly OTP器件，均在电容型晶体管侧采用N+/NWell，P+/PWell的结构。《A Single Poly EEPROM CellStructure for Use in Standard CMOS Processes》(IEEE.JOURNAL OFSOLID-STATECIRCUITS，VOL.24，NO.4，AUGUST 1989)、《Cell andCircuit Design for Single-Poly EPROM》(IEEEJOURNAL OF SOLID-STATECIRCUITS，VOL.29，NO.3，march，1994)等文献都介绍了这种结构的OTP器件。通常，在设计Single-Poly OTP器件时，由于考虑到电容型晶体管侧施加高压时所产生的latch-up(闩锁效应)、低压击穿等不利因素，只能设计较大的Space(间距)，将功能型晶体管和电容型晶体管分隔开。由此产生的结果是不利于缩小OTP器件的尺寸、提高集成度。同时，在对OTP器件进行编程的过程中，因为需要在电容型晶体管侧的扩散区加相对较高的编程电压，所以在实际应用中需要提高电容型晶体管侧PN结的耐压。
发明内容
本发明解决的技术问题是提供一种OTP器件，它可有效缩小OTP器件的尺寸、提高集成度。
为解决上述技术问题，本发明OTP器件，将电容型晶体管直接做在衬底上。采用这样的结构，使本发明在普通逻辑工艺中，不追加任何光刻及工艺步骤的情况下，即可达到内藏高密度，高性能OTP器件的目的。
本发明利用Native(本征)MOS电容结构的OTP器件不仅能大大缩小版图面积，同时达到提高耐压和提高有效电容效率等功效。
图1、2是本发明OTP器件的结构示意图。
具体实施例方式
如图1、2所示，本发明OTP器件的结构是，将电容型晶体管(N_channel或P channel)直接做在衬底(P-Substrate或N-Substrate)上。这样不仅能做到在不改变原有制造工艺不追加掩膜板的情况下，实现内置OTP器件，而且可缩短生产周期，节约制造成本。本发明还具有以下优点(1)有效提高电容型晶体管侧的PN结即word-line(字线)的耐压。(2)提高耦合效率，从而提高编程效率。(3)与普通N+/NW形式相比减小了latch-up影响，大大缩小芯片面积与制造成本。
权利要求
1.一种OTP器件，包括电容型晶体管，其特征在于将电容型晶体管直接做在衬底上。
全文摘要
本发明公开了一种OTP器件，将电容型晶体管直接做在衬底上。采用这样的结构，使本发明在普通逻辑工艺中，不追加任何光刻及工艺步骤的情况下，即可达到内藏高密度，高性能OTP器件的目的。本发明利用Native(本征)MOS电容结构的OTP器件不仅能大大缩小版图面积，同时达到提高耐压和提高有效电容效率等功效。
文档编号H01L29/66GK1627526SQ20031010923
公开日2005年6月15日 申请日期2003年12月10日 优先权日2003年12月10日
发明者徐向明, 胡晓明 申请人:上海华虹Nec电子有限公司