专利名称：半导体器件及其制造方法
技术领域：
本公开涉及半导体器件，更具体涉及动态随机存取存储器(DRAM)及其制造方法。
背景技术：
当制造半导体器件的技术取得了进展以及用于存储器的应用已经推广时，需要具有大容量的存储器件。具体，DRAM器件的集成度已显著地提高，其中DRAM器件由一个电容器和一个晶体管组成。
由此，当半导体器件的集成度增加时，将一个元件连接到其它元件或将一个层连接到其它层的接触孔的尺寸减小，但是层间介质层的厚度增加。因此，在光刻工序中，接触孔的长宽比，即，孔的长度相对于它直径的比值增加，而接触孔的对准余量减小。结果，使用常规方法形成小的接触孔变得很困难。
就DRAM器件而言，广泛使用形成连接(landing)焊盘的方法来减少接触孔的长宽比，对于具有约0.1μm或更小特征尺寸的图形使用自对准接触(SAC)结构来纠正由对准余量的减小引起的短路问题。
图1A、2A、1B和2B是说明根据常规方法制造具有SAC结构的DRAM器件的方法的截面图。图1A和2A是沿DRAM器件的位线方向的截面图，图1B和2B是沿DRAM器件的字线方向的截面图。
参考图1A和1B，使用普通隔离工艺例如浅沟槽隔离(STI)工艺在半导体衬底10上形成隔离区12以限定有源区。
在衬底10上形成具有栅电极14和源/漏区(未示出)的金属氧化物半导体(MOS)晶体管，栅电极14用作字线。在栅电极14上形成由氮化物组成的栅极帽盖层图形16，在栅电极14的侧壁上形成由氮化物组成的栅极隔片18。
在包括MOS晶体管的衬底10的整个表面上形成由氧化物组成的第一层间介质层20。通过化学机械抛光(CMP)工序或深度刻蚀工序平面化第一层间介质层20。使用相对于氮化物具有刻蚀选择性的刻蚀气体，刻蚀第一层间介质层20，以形成相对于栅电极14自对准的接触孔。接触孔露出MOS晶体管的源/漏区。
在第一层间介质层20和接触孔上形成掺杂的多晶硅层。通过CMP工序或深度刻蚀工序将掺杂的多晶硅层分为节点(node)单元，以便在接触孔中形成SAC焊盘22a和22b。SAC焊盘22a和22b分别连接到源/漏区。
在第一层间介质层20上和SAC焊盘22a和22b上形成由氧化物组成的第二层间介质层24。第二层间介质层具有约1000～3000的厚度。通过化学机械抛光(CMP)工序或深度刻蚀工序平面化第二层间介质层24。利用普通的光刻工序，部分地刻蚀第二层间介质层24，以形成露出位于漏区上的某些SAC焊盘22b的位线接触孔(未示出)。
在第二层间介质层24和位线接触孔上顺序地形成由钛/氮化钛(Ti/TiN)组成的阻挡金属层(未示出)和用于位线30的第一导电层26。形成第一导电层26，具有约400～800的厚度。在第一导电层26上形成氮化物膜，具有约1000～3000的厚度，以便形成位线掩模层28。通过光刻工序刻蚀位线掩模层28和第一导电层26，由此形成包括第一导电层26和位线掩模层28的位线30。此时，为了在形成存储节点接触孔的后续工序过程中放大位线30和存储节点接触孔之间的绝缘间隔(即，台肩(shoulder))，应该厚厚地形成位线掩模层28，具有约200或更多的厚度。
在位线30和第二层间介质层24上淀积相对于在后续工序中继续形成的第三层间介质层例如氮化物，具有刻蚀选择性的材料。各向异性地刻蚀该材料，以在位线30的侧壁上形成位线隔片32。由于在形成位线30之后直接进行形成由氮化物组成的位线隔片32的刻蚀工序，因此由相同材料，即氮化物组成的位线掩模层28的表面被部分地损坏。
在所得结构的整个表面上形成由硼磷硅玻璃(BPSG)、不掺杂的硅玻璃(USG)、高密度等离子体(HDP)氧化物或化学气相淀积(CVD)氧化物组成的第三层间介质层34。通过化学机械抛光(CMP)工序或深度刻蚀工序平面化第三层间介质层34。
参考图2A和2B，利用照相工序，在第三介质层34上形成用于限定存储节点接触孔区域的光刻胶图形(未示出)。使用相对于由氮化物组成的位线隔片32具有高刻蚀选择性的刻蚀气体，干刻蚀第三层间介质层34和第二层间介质层24，以形成露出源区上的SAC焊盘22a的存储节点接触孔36。在此情况下，应该过刻蚀层间介质层34和24，以便防止存储节点接触孔36没有被开口。由此，产生位线掩模层28的凹部，退化位线30和存储节点接触孔36之间的台肩部分。
除去光刻胶图形之后，形成由掺杂的多晶硅组成的第二导电层以填充存储节点接触孔36，通过CMP工序或深度刻蚀工序将第二导电层分为节点单元，由此在节点接触孔36中形成分为节点单元的存储节点接触焊盘38。
根据常规方法，应该增加由氮化物组成的位线掩模层28的厚度，以便确保SAC工艺余量，以致可以增加位线30的高度。相反，作为图形减小到约0.1μm或更少的设计规则，相邻的位线30之间的间隔变得更小，由此增加位线30的长宽比。此外，当在其中位线隔片32形成在位线30的侧壁上的状态下形成第三层间介质层34时，位线30之间的间隔变得如此窄，以致位线30的长宽比大大地增加。结果，位线30之间的间隙不可能完全地填充有第三层间介质层34，以及在第三层间介质层34中可能产生多个砂眼(voids)。
当如上所述在第三层间介质层34中形成砂眼时，在后续清洗工序期间砂眼可能扩大。因此，当形成用于存储节点接触焊盘的第二导电层时，第二导电层可能渗入扩大的砂眼，以致存储节点接触焊盘38可能连接到相邻的存储节点接触焊盘38。结果，在存储节点接触焊盘38之间可能产生电桥。
当位线掩模层28的厚度增加以确保SAC工艺余量时，用于形成位线的光刻胶膜的厚度应该增加，由此由于光刻胶膜下降促使位线30升高。
而且，由于在形成位线隔片32和形成存储节点接触孔36的刻蚀工序过程中位线掩模层28可能被损坏，所以位线30相对于存储节点接触焊盘38电短路，由此产生单个位故障。
位线对应于用于探测在DRAM器件的存储单元上存储的电荷存在的布线。位线通常连接到位于在DRAM器件的外围电路区的读出放大器。通过探测存储单元存储的电荷探测位线电压的变化，电压变化增加对应于存储单元的存储电容量增加或位线负载电容量减小。由此，由于位线负载电容量的减小，提高读出放大器的灵敏度，为了增加可靠性和响应速度，优选地尽可能的减小位线负载电容量。
在常规方法中，寄生电容，即位线30和存储节点接触焊盘38之间的位线负载电容量或位线30和相邻的位线30之间的位线负载电容量增加。这些发生是因为根据SAC工序，在位线30的侧壁上形成由具有高介电常数的氮化物组成的位线隔片32，以确保位线的台肩余量。作为图形减小的设计规则，因为电容器的厚度减小其电容量增加，所以位线隔片32的厚度变得更小，由此大大地增加位线负载电容量。因此，考虑位线负载电容量，构成DRAM器件的单元阵列的位线数目应该减小，导致每个单元位线的单元减少和芯片效率退化。
美国专利号US6458692和日本特许公开专利公开号JP2001-217405公开了形成接触的方法，其中在位线的侧壁上形成由具有低介电常数的氧化硅组成的隔片，以便减小位线负载电容量。但是，位线掩模层的厚度减小可能限于减小层间介质层的间隙填充余量。此外，几乎没有位线的任何台肩余量，导致在位线和存储节点接触焊盘之间产生电短路。
本发明的实施例解决现有技术的这些及其他局限性。
发明内容
本发明的实施例提供一种半导体器件，其中有效地填充在位线之间形成的间隙，而不产生砂眼，增加位线的台肩余量，以及减小位线负载电容量。
本发明的实施例提供一种制造半导体器件的方法，有效地填充位线之间产生的间隙，而没有砂眼，增加位线的台肩余量，以及减小位线负载电容量。
通过下面参考附图对其优选地实施例的详细说明的示例性详细描述将使本发明的上述特点和优点变得更容易明白。
图1A、1B、2A和2B是说明根据常规方法制造具有自对准接触结构的DRAM器件的方法的截面图。
图3A-3C、4A-4D、5A-5D、6A-6D、7A-7D、8A-8D、以及9A-9D是说明根据本发明的实施例制造DRAM器件的方法的平面图和截面图。
图10A-10B、11A-11B、12A-12B、13A-13B、14A-14B以及15A-15B是说明根据本发明的另一个实施例制造DRAM器件的方法的截面图。
图16A-16F是说明根据本发明的再一个实施例制造DRAM器件的方法的截面图。
具体实施例方式
应该理解在不脱离在此公开的发明原理的条件下，如下所述的本发明的示例性实施例可以以许多不同的方式变化和修改，且因此本发明的范围不限于下面这些具体的实施例。相反，提供这些实施例以便本公开是彻底的和完全的，且通过非限制性例子将本发明的概念完全传递给所述领域的技术人员。
下面，参考附图详细阐明本发明的实施例。在附图中，相同的参考标记视为相似的或相同的元件。
图3A-3C、4A-4D、5A-5D、6A-6D、7A-7D、8A-8D以及9A-9D是说明根据本发明的实施例制造DRAM器件的方法的平面图和截面图。
图3A是半导体衬底100的平面图，在衬底100上形成字线107和位线125，而图3B和3C分别是沿图3A的线A-A′和B-B′的截面图。
参考图3A至3C，使用隔离工艺如浅沟槽隔离(STI)工艺在半导体衬底100上形成隔离区102，以在半导体衬底100上限定有源区。每个有源区具有条形或T形。
在通过热氧化工艺在有源区中生长薄栅氧化物层(未示出)之后，在栅氧化物层上顺序地形成栅导电层和栅掩模层。优选地，形成栅导电层，以具有包括掺杂的多晶硅层和在多晶硅层上形成的金属硅化物层的多晶硅-金属硅化物结构。使用相对于在后续工序中紧接着形成的层间介质层具有刻蚀选择性的材料形成栅掩模层。优选地，使用氮化物系材料形成栅掩模层。
通过光刻工序构图栅掩模层和栅导电层，以形成包括栅掩模图形106和栅导电图形104的字线107。具体，使用光刻胶掩模同时构图栅掩模层和栅导电层。另外，在使用光刻胶掩模构图栅掩模层和除去光刻胶掩模之后，使用对应于栅掩模图形106的构图的栅掩模层构图栅导电层。
当在衬底100的整个表面形成字线107时，使用相对于在后续工序中紧接着形成在绝缘层上的层间介质具有刻蚀选择性的材料形成绝缘层。优选地，在衬底100上形成由氮化物系材料组成的绝缘层。各向异性地刻蚀绝缘层，以在字线107的侧壁上分别形成栅隔片108。因为每个字线107被栅掩模图形106和栅隔片108环绕，所以字线107与相邻的字线107电隔离。
通过离子注入工序在栅隔片108之间露出的有源区中形成MOS晶体管的源/漏区(未示出)。此时，在形成栅隔片108之前，进行轻掺杂漏(LDD)离子注入工序，以在字线107之间露出的有源区中形成轻掺杂的源/漏区，以便源/漏区具有LDD结构。某些源/漏区对应于电容器接触区，电容器的存储电极电连接。其他源/漏区对应于位线接触区，位线接触区电连接到位线。
在其上形成有MOS晶体管的衬底100的整个表面上形成层间介质层110。使用氧化物系材料形成层间介质层110。通过CMP工序、深度刻蚀工序或CMP工序和深度刻蚀工序的混合工序平面化层间介质层110。
使用相对于由氮化物组成的栅极掩模图形106具有高刻蚀选择性的刻蚀气体各向异性地刻蚀层间介质层110，以形成相对于字线107自对准的接触孔。接触孔分别露出MOS晶体管的源/漏区。
在形成用高浓度杂质掺杂以填充接触孔的多晶硅之后，通过CMP工序、深度刻蚀工序或CMP和深度刻蚀的混合工序平面化多晶硅层和层间介质层110。结果，在接触孔中分别形成分为节点单元的SAC焊盘112a和112b。在该实施例中，一些SAC焊盘112a电连接到对应于电容器接触区的源区，而其他SAC焊盘112b连接到对应于位线接触区的漏区。
在形成SAC焊盘112a和112b之后，在所得结构的整个表面上淀积氧化物系材料如BPSG、USG、HDP氧化物、CVD氧化物等至约1000～3000的厚度，优选地2000，由此形成第一绝缘层114。为了确保后续照相工序的工艺余量，通过CMP工序、深度刻蚀工序或CMP和深度刻蚀的混合工序平面化第一绝缘层114的表面。此时，应该进行平面化第一绝缘层114，以致第一绝缘层114在紧接着形成的位线125底下留下约1000～2000的厚度。第一绝缘层114用作用于使SAC焊盘112a和112b与其上形成的位线125隔离的层间介质层。
利用光刻工序，刻蚀第一绝缘层114，以形成露出位于漏区上的SAC焊盘112b的位线接触孔(未示出)。在所得结构的整个表面上顺序地形成第一导电层、位线掩模层、第一缓冲层以及第二缓冲层。
优选地，第一导电层形成为包括第一薄膜和第二薄膜的复合层，第一薄膜由第一金属和/或第一金属的化合物例如钛(Ti)/氮化钛(TIN)组成，第二薄膜由第二金属例如钨(W)组成。在用于形成存储节点接触孔的后续刻蚀工序过程中，位线掩模层保护下面的第一导电层。位线掩模层包括相对于紧接着形成的第二绝缘层具有刻蚀选择性的材料。优选地使用氮化物形成位线掩模层。在部分地刻蚀第二绝缘层的后续工序过程中，第一缓冲层保护下面的位线掩模层。使用相对于第二绝缘层具有刻蚀选择性和具有与用于在后续工序中紧接着形成的存储节点接触焊盘的第二导电层的刻蚀速率基本上相似的材料形成第一缓冲层。优选地使用多晶硅形成第一缓冲层。当在形成位线125的后续工序中刻蚀第一导电层时，第二缓冲层防止在第一缓冲层上形成凹部。使用相对于第一缓冲层具有刻蚀选择性的材料形成第二缓冲层。优选地，第二缓冲层由氧化物组成。
通过光刻工序构图第二缓冲层、第一缓冲层、位线掩模层以及第一导电层，以便在第一绝缘层114上形成具有多层结构的位线125。每个位线125包括第一导电图形116、位线掩模图形118、第一缓冲层图形120以及第二缓冲层图形122。位线125分别垂直于字线107。第一导电图形116对应于位线导电图形。
如上所述，形成包括两个薄膜的每个第一导电图形116，以与位线接触孔直接接触。另外，在位线接触孔中形成位线接触焊盘，第一导电图形116与位线接触焊盘直接接触。
具体地，在包括位线接触孔的所得结构的整个表面上形成由Ti/TiN组成的阻挡金属层和由W组成的第三金属膜。当第一绝缘层114的表面露出时，通过CMP工序或深度刻蚀工序刻蚀第三金属层。结果，在位线接触孔中形成包括阻挡金属层和第三金属膜的位线接触焊盘。在形成位线接触焊盘之后，在所得结构上形成由第四金属例如W组成的第一导电层。当又形成位线接触焊盘时，第一导电层包括一个薄膜。
在位线125和第一绝缘层114上淀积氧化物系材料如BPSG、USG、HDP氧化物、CVD氧化物等等，以形成第二绝缘层124。当位线125的表面露出时，通过CMP工序、深度刻蚀工序或CMP和深度刻蚀的混合工序平面化第二绝缘层124。在第一导电图形116包含钨(W)和使用在高温下淀积的氧化物如HTO或淀积之后需要高温烘焙工序的氧化物例如BPSG、SOG等形成第二绝缘层124的情况下，因为第一导电图形116的侧壁露出，所以在第一导电图形116中的钨被氧化。为了防止氧化第一导电图形116，优选地使用HDP氧化物形成第二绝缘层124，HDP氧化物完成间隙填充而不产生砂眼，同时HDP氧化物在低温下淀积。
另外，为了防止在相邻的位线125之间形成砂眼，在形成第二绝缘层124之前，可以在位线125上形成约50-200的厚度的氮化物层。
图4A是其上形成牺牲层126和接触图形128的半导体衬底100的平面图，图4B、4C以及4D分别是沿图4A的线A-A′、B-B′和C-C′的截面图。
参考图4A至4C，在平面化的第二绝缘层124和位线125上淀积刻蚀速率比第二绝缘层124快的氧化物，以便在第二绝缘层124和在位线125上形成牺牲层126。例如，如果使用HDP氧化物形成第二绝缘层124，那么使用具有高浓度的BPSG形成牺牲层126。牺牲层126减小在用于第二导电层的后续平面化工序过程中位线掩模图形118的损失，以形成存储节点接触焊盘。由此，牺牲层126保护位线125的第一导电图形116。
在牺牲层126上淀积相对于第二绝缘层124具有刻蚀选择性和具有与用于在后续工序中形成存储节点接触焊盘的第二导电层基本上相似的刻蚀速率的材料，然后构图以形成存储节点接触图形128。优选地，使用多晶硅形成存储节点接触图形128。存储节点接触图形128开口部分牺牲层126，其处紧接着形成存储节点接触孔。存储节点接触图形128增加后续照相工序的工序余量。此外，在部分地刻蚀第二绝缘层124的后续工序过程中，存储节点接触图形128用作缓冲区(亦即，对应于图4A中的C-C′方向的外围电路/中心区的区域)，这里不形成存储节点接触焊盘。优选地，存储节点接触图形128具有直线形状，以便在垂直于位线125的方向(即，字线方向)上彼此接近多个存储节点接触孔合并和始终开口。因为由存储节点接触图形开口的区域较宽，所以具有线性形状的存储节点接触图形128在后续照相工序中可以防止未对准以及在用于存储节点接触的后续刻蚀工序过程中可以解决刻蚀停止缺点。而且，在DRAM器件的单元阵列区域中具有相同尺寸的开口区与线性形状的接触图形128一致，由此减小在用于存储节点接触的后续刻蚀工序过程中第二绝缘层的厚度变化。
图5A是形成第一隔片130的半导体衬底100的平面图，图5B、5C以及5D分别是沿图5A的线A-A′、B-B′和C-C′的截面图。
参考图5A至5D，在形成线形存储节点接触图形128之后，通过使用存储节点接触图形128作为刻蚀掩模的定时刻蚀工序部分地刻蚀牺牲层126和第二124至第一导电图形116之上的预定部分。优选地，在位于第一导电图形上超过约500的第二绝缘层124的点处完成刻蚀工序。根据刻蚀工序除去第二缓冲层图形122。
在所得结构的整个表面上，淀积相对于第二绝缘层124具有刻蚀选择性和具有与用于在后续工序紧接着形成存储节点接触焊盘的第二导电层基本上相似的刻蚀速率的材料至约200-600的厚度，然后各向异性地刻蚀，以在第二绝缘层124的部分刻蚀部分的侧壁和牺牲层126和存储节点接触图形128的侧壁上形成第一隔片130。具体，在第一缓冲层图形120的侧壁和在位线125的位线掩模图形118的部分侧壁上形成由多晶硅组成的第一隔片130。
由于从位线掩模图形118的部分侧壁至第一缓冲层图形120的侧壁形成第一隔片130，所以在第一隔片130下的位线125的侧壁上紧接着形成第二隔片，由此减小位线负载电容量。当使用多晶硅形成第一隔片130时，因为多晶硅相对于氮化物和氧化物一般具有高刻蚀选择性，所以可以防止位线掩模图形118的损失和可以确保台肩余量。此时，在不形成存储节点接触焊盘的区域(即，对应于图5A的C-C′方向的外围电路/中心区的区域)上不形成第一隔片130，因为这个区域覆有存储节点接触图形128。
图6A是形成存储节点接触孔131的半导体衬底100的平面图，图6B、6C以及6D分别是沿图6A的线A-A′、B-B′和C-C′的截面图。
参考图6A至6D，使用由多晶硅组成的第一隔片130作为刻蚀掩模，干刻蚀由氧化物组成的第二和第一绝缘层124和114，以形成露出电容器接触区的存储节点接触孔131，对应于源区的电容器接触区形成SAC焊盘112a。同时，由第一隔片130底下的位线125的侧壁上的第二绝缘层124形成第二隔片124a。亦即，在位线125的侧壁上部上形成由多晶硅组成的第一隔片130，同时在位线125的侧壁下部上形成由氧化物组成的第二隔片124a。在此情况下，在不形成存储节点接触焊盘的区域(即，对应于图6A的C-C′方向的外围电路/中心区的区域)不进行刻蚀，因为这些区域覆有存储节点接触图形128。
图7A是其上形成第二导电层132的半导体衬底100的平面图，图7B、7C以及7D分别是沿图7A的线A-A′、B-B′和C-C′的截面图。
参考图7A至7D，在形成存储节点接触孔131之后，进行清洗工序以除去在通过存储节点接触孔131露出的SAC焊盘112a上自然生长的氧化膜，例如聚合物、各种颗粒等等。
在位线125、第二绝缘层124以及存储节点接触图形128上继续形成第二导电层132例如多晶硅层。第二导电层132填充存储节点接触孔131。当留在不存在存储节点接触焊盘的区域中的牺牲层126的表面露出时，通过平面化工序例如CMP工序、深度刻蚀工序或CMP和深度刻蚀的混合工序刻蚀第二导电层132。此时，利用上述平面化工序，除去由多晶硅组成的存储节点接触图形128。
图8A是其上第二导电层132突出的半导体衬底100的平面图，图8B、8C以及8D分别是沿剖面图8A的线A-A′、B-B′和C-C′的截面图。
参考图8A至8D，当通过湿刻蚀工序刻蚀图7C和7D的牺牲层时，因为在不形成存储节点接触焊盘的区域上露出的牺牲层具有比在下面的第二绝缘层124更快的刻蚀速率，所以刻蚀工序在下面的第二绝缘层124处停止。由此，通过湿刻蚀工序除去牺牲层126，由此形成第二导电层132突出的台面结构。由于接触图形128(图5C和图5D)在开口区域和牺牲层126的覆盖区域之间出现约1000的台阶。当进行用于将存储节点接触焊盘分为节点单元的CMP工序时，可能出现位线掩模图形118的损失，露出下面的第一导电图形116。因此，由于多晶硅比氧化物更迅速地凹陷，所以除去位于不形成存储节点接触焊盘的区域(即，覆有接触图形128的区域)上形成的牺牲126，以解决台阶的产生。
图9A是其上形成存储节点接触焊盘134半导体衬底100的平面图，图9B、9C以及9D分别是沿剖面图9A的线A-A′、B-B′和C-C′的截面图。
参考图9A至9D，在除去牺牲层126之后，当位线掩模图形118的表面露出时，通过CMP工序、深度刻蚀工序或CMP和深度刻蚀的混合工序除去第二导电层132。在存储节点接触孔131中分别形成分为节点单元的存储节点接触焊盘132。此时，用第二导电层132除去位线125的多晶硅第一缓冲层图形120。
在该实施例中，存储节点接触焊盘134具有T形截面的结构，因为位线125侧壁上部上的第一隔片130，所以使用多晶硅形成第二导电层132和第一隔片130。
此后，形成具有存储电极、介质层、以及电极板的电容器(未示出)。
依据该实施例，在第二绝缘层124上形成牺牲层126，然后使用具有线性形状的接触图形128部分地刻蚀第二绝缘层124。在第二绝缘层124的刻蚀部分的侧壁上形成由多晶硅组成的第一隔片130和使用第一隔片130作为刻蚀掩模形成存储节点接触孔131。用第二导电层132填充存储节点接触孔131。
在常规方法中，因为在形成存储节点接触的刻蚀工序过程中只有位线掩模层保护位线导电层的表面，所以厚厚地形成位线掩模层。但是，在该实施例中，在用于形成存储节点接触的刻蚀工序过程中，在位线掩模图形118和牺牲层126上形成的第一和第二缓冲层图形120和122保护位线125的第一导电图形116。此外，不形成位线隔片，在构图位线125之后，直接形成第二绝缘层124，由此显著地减小位线掩模图形118的损失。因此，最小化位线掩模图形118的厚度，以减小位线125的长宽比，同时提高相邻的位线125之间的间隙填充余量。当位线掩模图形118的厚度减小时，用于形成位线125的光刻胶膜的厚度也减小，由此防止光刻胶膜下降和升起位线125。
此外，在形成第一隔片130之后，执行用于形成存储节点接触焊盘134的刻蚀工序，导致相对于存储节点接触孔131的位线125的台肩余量增加。因此，可以防止位线125和存储节点接触焊盘134之间电短路，提高单个位故障。
而且，因为在位线125的下侧壁上形成由第二绝缘层(即，具有低介电常数的氧化物)组成的第二隔片124a，所以位线125和存储节点接触焊盘134或位线125和相邻的位线125之间的寄生电容，即，位线负载电容可以减少25～30％。当位线负载电容量减小时，每一单元位线的单元数目增加，提高单元效率和增加每个晶片可用的芯片数目。
图10A-10B、11A-11B、12A-12B、13A-13B、14A-14B以及15A-15B是说明根据本发明的另一个实施例制造DRAM器件的方法的截面图。图10A、11A、12A、13A、14A以及15A是DRAM器件的位线方向的截面图，图11B、12B、13B、14B以及15B是DRAM器件的字线方向的截面图。
图10A和10B示出了在半导体衬底200上形成字线207和SAC焊盘212a和212b的步骤。
参考图10A和10B，通过隔离工艺如浅沟槽隔离(STI)工艺或硅的局部氧化(LOCOS)工艺在半导体衬底200上形成隔离区202，以便在半导体衬底200上限定有源区。
在通过热氧化工艺在衬底200的有源区中生长薄栅氧化物层(未示出)之后，在栅氧化层上顺序地形成栅导电层和栅掩膜层。优选地，栅导电层具有包括掺杂的多晶硅膜和在掺杂的多晶硅膜上形成的金属硅化物膜的金属-硅化物结构。使用相对于后续工序紧接着形成的层间介质层具有刻蚀选择性的材料形成栅掩膜层。优选地使用氮化物系材料形成栅掩膜层。
通过光刻工序构图栅掩膜层和栅导电层，以在半导体衬底200上形成字线207。每个字线207包括栅导电图形204和栅掩膜图形206。
在设置字线207的衬底200的整个表面上形成绝缘层。使用相对于紧接着形成的层间绝缘层具有刻蚀选择性的材料形成绝缘层。优选地，使用氮化物系材料形成绝缘层。
各向异性地刻蚀绝缘层以在字线207的侧壁上分别形成栅隔片208。
在字线207之间露出的部分有源区部分形成MOS晶体管的源/漏区(未示出)。结果，在半导体衬底200上形成MOS晶体管。另外，在形成栅隔片208之前，可以进行LDD离子注入工序，以在字线207之间的部分有源区形成轻掺杂源/漏区，由此形成具有LDD结构的源/漏区。对应于电容器接触区的一些源/漏区连接到电容器的存储电极，而对应于位线接触区的源/漏区连接到位线。
在其上形成有MOS晶体管的半导体衬底200上形成层间介质层210。使用氧化物系材料形成层间介质层210。
通过CMP、深度刻蚀工序或CMP和深度刻蚀的混合工序平面化第一层间介质层210。使用相对于由氮化物组成的栅掩膜图形206具有高刻蚀选择性的刻蚀气体各向异性地刻蚀层间介质层210。由此，形成穿过层间介质层210露出源/漏区的接触孔。接触孔分别与字线207自对准。
形成用高浓度杂质掺杂的多晶硅层以填充接触孔之后，通过CMP工序、深度刻蚀工序或CMP和深度刻蚀的混合工序平面化多晶硅层。结果，在接触孔中分别形成分为节点单元的SAC焊盘212a和212b。当露出层间介质层210时，平面化SAC焊盘212a和212b。另外，如上所述当栅掩膜图形206露出时，平面化SAC焊盘212a和212b。
在该实施例中，一些SAC焊盘212a连接到对应于电容器接触焊盘的源区，而其他SAC焊盘212b连接到对应于位线接触焊盘的漏区。
图11A和11B示出了在层间介质层210上继续形成第一绝缘层214、位线219、第二绝缘层220和接触掩模层221的步骤。
参考图11A和11B，在形成SAC焊盘212a和212b之后，在所得结构的整个表面上淀积氧化物系材料例如BPSG、USG、HDP氧化物、CVD氧化物等至约1000-3000的厚度。优选地，氧化物系材料具有约2000的厚度。因此，在层间介质层210和SAC焊盘212a和212b上形成第一绝缘层214。
为了确保后续照相工序的余量，通过CMP工序、深度刻蚀工序或CMP和深度刻蚀的混合工序平面化第一绝缘层214的表面。这里，应该进行第一绝缘层214的平面化，以便在所得结构上第一绝缘层214留下约1000-2000的厚度。第一绝缘层214用作用于使SAC焊盘212a和212b与紧接着形成的位线219隔离的层间介质层。
通过光刻工序刻蚀第一绝缘层214，以在漏区上形成露出SAC焊盘212b的位线接触孔(未示出)。
在第一绝缘层214上顺序地形成第一导电层和位线掩模层。优选地，第一导电层包括具有第一薄膜和第二薄膜的复合层，第一薄膜由第一金属和/或第一金属的合成物例如钛(Ti)/氮化钛(TIN)组成，第二薄膜由第二金属例如钨(W)组成。在用于形成存储节点接触孔的后续刻蚀工序过程中，位线掩模层保护下面的第一导电层。使用相对于后续形成的第二绝缘层具有刻蚀选择性的材料形成位线掩模层，优选地使用氮化物形成位线掩模层。
通过光刻工序构图位线掩模层和第一导电层，以形成垂直于字线207的位线219。其中每个位线219包括位线导电图形216和位线掩模图形218；位线导电图形216分别对应于第一导电图形。
在本实施例，具有两个薄膜的位线导电图形216与位线接触孔直接接触。另外，如上所述，在位线接触孔中形成具有阻挡金属膜如Ti/TiN和第三金属膜例如W的位线接触焊盘。然后，形成包括一个W膜的位线导电图形216，并与位线接触焊盘直接接触。
在位线219和第一绝缘层214上淀积氧化物系材料，优选地为HDP氧化物，以形成第二绝缘层220。通过CMP工序、深度刻蚀工序或CMP和深度刻蚀的混合工序平面化第二绝缘层220的预定部分。这里，为了防止在相邻的位线219之间的第二绝缘层220中形成砂眼，在形成第二绝缘层220之前，可以在位线219和第一绝缘层214上形成氮化物层。优选地，氮化物层具有约50-200的厚度。
此后，在第二绝缘层220上淀积一种材料，优选地为多晶硅，以形成接触掩模层221。该材料相对于第二绝缘层220具有刻蚀选择性和具有基本上类似于用于紧接着淀积的存储节点接触焊盘的第二导电层的刻蚀速率。
图12A和12B示出了在第二绝缘层220上形成接触图形222的步骤。
参考图12A和12B，通过光刻工序构图接触掩模层221，以形成存储节点接触图形222，节点接触图形222开口将形成存储节点接触孔的区域。优选地，接触图形222具有接触形状，接触形状分别开口用于存储节点接触孔的区域。
通过使用接触图形222作为刻蚀掩模的定时刻蚀(time-etching)工序，在位线导电图形216上部分地刻蚀第二绝缘层220的预定部分。优选地，在从由钨(W)组成的位线导电图形216的表面具有超过约500厚度的部分第二绝缘层220处停止刻蚀工序。这里，执行部分刻蚀工序，以便第二绝缘层220的刻蚀部分223的宽度(S2)小于或类似于相邻的位线219之间的间隔(S1)。亦即，在位线219上的部分第二绝缘层220的宽度(W2)大于或类似于位线219的宽度(W1)。
图13A和13B示出了在第二绝缘层220的刻蚀部分的侧壁上形成第一隔片224的步骤。
参考图13A和13B，在所得结构的整个表面上淀积相对于第二绝缘层220具有刻蚀选择性和具有与用于存储节点接触焊盘的第二导电层基本上类似的刻蚀速率的材料，所得结构包括第二绝缘层220的部分刻蚀部分。该材料具有约200-600的厚度并被各向异性地刻蚀，以在第二绝缘层220的刻蚀部分的侧壁上形成第一隔片224。具体，从部分位线掩模图形218到接触图形222在位线219的侧壁上部上形成第一多晶硅隔片224。
由于第一多晶硅隔片224相对于氮化物以及氧化物具有高刻蚀选择性，所以在用于形成存储节点接触的后续刻蚀工序过程中可以防止位线掩模图形218的损失和充分地确保台肩余量。
图14A和14B示出了形成露出SAC焊盘212a的存储节点接触孔226的步骤。
参考图14A和14B，使用由多晶硅组成的第一隔片224作为刻蚀掩模，干刻蚀由氧化物组成的第二和第一绝缘层220，由此形成露出电容器接触焊盘的存储节点接触孔226，即位于源区上的SAC焊盘212a。这里，在第一隔片224底下的位线219的侧壁分别形成由部分第二绝缘层220组成的第二隔片220a。亦即，在位线219的侧壁上部上形成第一多晶硅隔片224，同时在位线219的侧壁下部上形成第二氧化物隔片220a。
图15A和15B示出了在存储节点接触孔226中形成存储节点接触焊盘230的步骤。
参考图15A和15B，在形成存储节点接触孔226之后，进行清洗工序，以除去在通过存储节点接触孔226露出的SAC焊盘212a上自然生长的氧化物层，例如聚合物、各种颗粒等等。
使用多晶硅在所得结构的整个表面形成第二导电层228，由此填充存储节点接触孔226。当在位线219上的第二绝缘层220的表面露出时，通过平面化工序例如CMP工序、深度刻蚀工序或CMP和深度刻蚀的混合工序刻蚀第二导电层228。因此，在存储节点接触孔226中分别形成分为节点单元的存储节点接触焊盘230。
在该实施例中，因为在位线219的侧壁的上部形成第一多晶硅隔片224，所以存储节点接触焊盘230具有包括第二导电层228和第一隔片224的T形截面结构。
此后，通过使用形成电容器的一般工序，在所得的结构上形成具有存储电极、介质层、电极板的电容器(未示出)。
本实施例的方法基本上与其他方法类似，只是形成具有接触形状的存储节点接触图形222。亦即，由于在位线219之上平面化第二绝缘层220的预定部分，所以在用于形成存储节点接触的刻蚀工序过程中，由于位线219上的第二绝缘层可以减小位线掩模图形218的损失。
此外，因为在位线掩模图形218的侧壁上部形成第一隔片224，所以可以增加相对于存储节点接触孔226的位线219的台肩余量，由此防止在位线219和存储节点接触焊盘230之间产生电短路。
而且，因为在位线219的侧壁下部形成由具有低介电常数的氧化物组成的第二隔片220a，所以有效地减小位线负载电容量。
图16A至16F是说明根据本发明的再一个实施例制造DRAM器件的方法的截面图。
图16A示出了在半导体衬底300上继续形成第一绝缘层314、位线319、第二绝缘层320以及接触掩模层321的步骤。
参考图16A，用基本上类似于图3A-3C以及10A-10B中说明的工序，在半导体衬底300上顺序地形成隔离区302、MOS晶体管、层间介质层310、SAC焊盘312a。
在层间绝缘层310和SAC焊盘312a上淀积氧化物系材料，以便在层间介质层310和SAC焊盘312a上形成第一绝缘层314。
为了确保后续照相工序的工艺余量，通过CMP工序、深度刻蚀工序或CMP和深度刻蚀的混合工序平面化第一绝缘层314的表面。第一绝缘层314用作用于使SAC焊盘312a与其上紧接着形成的位线319隔离的层间介质层。
通过基本上类似于上述实施例的那些工序继续形成位线接触孔(未示出)和位线319。具体，每个位线319包括位线导电图形316和位线掩模图形318。位线导电图形316对应于包括钛(Ti)/氮化钛(TiN)的第一薄膜和钨(W)的第二薄膜的第一导电图形。位线掩模图形318由氮化物组成。另外，在位线接触孔中形成具有Ti/TiN的阻挡金属膜和W的第三金属膜。然后，形成包括单个W膜的位线导电图形316并与位线接触焊盘直接接触。
在位线319和第一绝缘层314上淀积氧化物系材料，优选地文为HDP氧化物，以形成第二绝缘层320。当位线319的表面露出时，通过CMP工序、深度刻蚀工序或CMP和深度刻蚀的混合工序平面化第二绝缘层320。
在位线319和第二绝缘层320上淀积相对于第二绝缘层320具有刻蚀选择性的材料，优选地为多晶硅或氮化钛(TiN)，以便在位线319和第二绝缘层320上形成接触掩模层321。
图16B示出了在位线319上形成接触图形322的步骤。
参考图16B，通过光刻工序构图接触掩模层321，以形成开口部分的第二绝缘层320的存储节点接触图形322，此处将形成存储节点接触孔。优选地，形成接触图形322具有线性形状，以便在垂直于位线319的方向，即字线方向，彼此接近的多个存储节点接触孔合并和开口。此外，优选地接触图形322的宽度(W4)小于位线319的宽度(W3)。因为氮化物的位线掩模图形318相对于多晶硅接触掩模层321具有高刻蚀选择性，所以在形成接触图形322的刻蚀工序过程中，位线掩模图形318接触图形的损失调整到约100以下。
图16C示出了在位线319上形成第一隔片324的步骤。
参考图16C，在接触图形322和第二绝缘层320上淀积相对于第二绝缘层320具有刻蚀选择性的材料(例如，多晶硅、氮化物、钨或氮化钛)至几百的厚度。各向异性地刻蚀该材料，以在接触图形322的侧壁上分别形成第一隔片324。优选地，第一隔片324由多晶硅组成。
图16D示出了形成露出SAC焊盘312a的存储节点接触孔326的步骤。
参考图16D，使用第一隔片224作为刻蚀掩模，干刻蚀第二和第一绝缘氧化物层320，以形成露出电容器接触区，即位于源区上的SAC焊盘312a的存储节点接触孔326。这里，在位线319的侧壁上形成由部分第二绝缘层320组成的第二隔片320a。
图16E示出了在所得结构上形成第二导电层327的步骤。
参考图16E，在形成存储节点接触孔326之后，进行清洗工序以除去在通过存储节点接触孔326露出的SAC焊盘312a上自然生长的氧化物层326例如聚合物、各种颗粒等等。
使用多晶硅在所得结构的整个表面上形成第二导电层327，以便用第二导电层327填充存储节点接触孔326。
图16F示出了在存储节点接触孔326中形成存储节点接触焊盘328的步骤。
参考图16F，当位线掩模图形318的表面露出时，通过使用化学剂的旋涂工序、湿深度刻蚀工序或干深度刻蚀工序、CMP工序或这些工序的混合工序部分地除去第二导电层327。在存储节点接触孔326中分别形成分为节点单元的存储节点接触焊盘328。
此后，使用常规方法形成具有存储电极、介质层、以及电极板的电容器(未示出)。
根据该实施例，在位线319上形成由相对于氧化物具有刻蚀选择性的材料组成的接触图形322和第一隔片324。使用接触图形322和第一隔片324作为刻蚀掩模，刻蚀第二和第一氧化物绝缘层320和314，以形成存储节点接触孔326。在形成存储节点接触328的刻蚀工序过程中，由于接触图形322和第一隔片324，因此位线掩模图形318的损失减小。因此，最小化位线掩模图形318的厚度，以减小位线319的高度。
此外，由于不通过常规SAC方法形成存储节点接触孔326，所以位线319的台肩余量增加，以防止由位线319和存储节点接触焊盘328之间的电短路引起的单个位故障。
而且，因为在位线319的整个侧壁上形成具有低介电常数的第二氧化物隔片320a，所以可以减小位线负载电容量。
根据本发明的实施例，在构图位线之后，不在位线的侧壁上直接形成位线隔片，在部分地刻蚀第二绝缘层之后，在位线掩模图形的侧壁上形成第一隔片。因此，显著地减小位线掩模图形的损失。结果，因为当不形成位线隔片时形成第二绝缘层，所以可以最小化位线掩模图形的厚度，以及可以大大地减小位线的长宽比。此外，可以有效地增加相邻的位线之间的间隙填充余量。
此外，可以在位线掩模图形的侧壁上形成第一隔片之后进行形成存储节点接触的刻蚀工序。因此，可以增加位线的台肩余量，防止位线和存储节点接触焊盘之间引起的电短路。
此外，因为在位线的侧壁上形成由具有低介电常数的氧化物系材料组成的第二隔片，所以可以减小位线和存储节点接触焊盘之间或相邻的位线之间的寄生电容，即，位线负载电容量。
现在以非限制的方式描述本发明的实施例。
根据本发明的一个实施例，一种半导体器件包括具有电容器接触区的半导体衬底和在衬底上形成的第一绝缘层。在电容器接触区之间的第一绝缘层上形成包括第一导电图形和位线掩模图形的位线，位线掩模图形形成在第一导电图形上。从位线掩模图形的顶端到位线掩模图形的预定部分，在位线的侧壁上部上形成相对于氧化物系材料具有刻蚀选择性的第一隔片。在第一隔片底下的位线侧壁上形成包括氧化物系材料的部分第二绝缘层的第二隔片。在存储节点接触孔中形成用于存储节点接触焊盘的第二导电层，存储节点接触孔面对第一和第二隔片的表面并穿过第一绝缘层，露出电容器接触区。
根据本发明的另一个实施例，使用多晶硅形成第一隔片，以便具有T形结构的存储节点接触焊盘包括第二导电层和第一隔片。
在本发明的又一个实施例中，如下提供一种制造半导体器件的方法。首先，在具有电容器接触区的半导体上形成第一绝缘层。在电容器接触区之间的第一绝缘层上形成具有第一导电图形和位线掩模图形的位线。在位线上和第一绝缘层上形成由氧化物系材料组成的第二绝缘层。形成相对于第二绝缘层具有刻蚀选择性的接触图形以开口存储节点接触孔区域。使用接触图形作为掩模，部分地刻蚀对应于存储节点接触孔区域的部分第二绝缘层。在刻蚀部分的侧壁上形成由相对于第二绝缘层具有刻蚀选择性的材料组成的第一隔片。使用第一隔片作为掩模，刻蚀第二和第一绝缘层，以形成露出电容器接触区的存储节点接触孔，同时在第一隔片底下的位线侧壁上形成包括部分第二绝缘层的第二隔片。第二导电层填充存储节点接触孔，形成存储节点接触焊盘。
根据本发明的再一个实施例，每个位线包括在位线掩模图形上形成的至少一个缓冲层。
接触图形可以具有线性形状，以致在垂直于位线方向彼此邻近的多个存储节点接触孔合并并露出。另外，接触图形可以分别具有开口存储节点接触孔区域的接触形状。
根据本发明的附加实施例，在具有电容器接触区的半导体上形成第一绝缘层。在电容器接触区之间的第一绝缘层上形成具有第一导电图形和位线掩模图形的位线。在位线上和第一绝缘层上形成由氧化物系材料组成的第二绝缘层。当位线掩模图形的表面露出时，平面化第二绝缘层。在位线上形成相对于第二绝缘层具有刻蚀选择性的接触图形，以开口存储节点接触孔区域。在接触图形的侧壁上形成由相对于第二绝缘层具有刻蚀选择性的材料组成的第一隔片。使用接触图形和接触隔片作为掩模，刻蚀第二和第一绝缘层，以形成露出电容器接触区的存储节点接触孔，同时在位线侧壁上形成由部分第二绝缘层组成的第二隔片。第二导电层填充存储节点接触孔，以形成存储节点接触焊盘。
根据本发明的实施例，在形成位线之后，在位线的侧壁上不直接形成位线隔片，在部分地刻蚀第二绝缘层之后，在位线掩模图形的侧壁上形成第一隔片，由此显著地减小位线掩模图形的损失。因此，因为在不形成位线隔片之处形成第二绝缘层，所以可以最小化位线掩模图形的厚度以及可以大大地减小位线的长宽比。结果，可以有效地增加相邻的位线之间的间隙填充余量。
而且，在位线掩模图形侧壁上形成第一隔片之后，进行用于形成存储节点接触的刻蚀工序，以致位线的台肩余量增加，防止在位线和存储节点接触焊盘之间引起电短路。
此外，因为在位线的侧壁上形成由具有低介电常数的氧化物系材料组成的第二隔片，所以可以减小位线和存储节点接触焊盘之间或相邻的位线之间的寄生电容，即，位线负载电容量。
参考其各种示例性实施例描述了本发明。但是，本发明的范围不能解释为只限于这些示例性实施例。相反，所述领域的普通技术人员应当明白在不脱离本发明的精神和范围的条件下，可以对描述的实施例进行各种改进。
权利要求
1.一种半导体器件，包括具有电容器接触区的半导体衬底；在半导体衬底上形成的第一绝缘层；在电容器接触区之间的第一绝缘层上形成的位线，其中位线包括第一导电图形和形成在第一导电图形上的位线掩模图形；在从位线掩模图形的顶端到第一导电图形上的位线掩模图形的预定部分的位线侧壁上部形成的第一隔片，其中每个第一隔片包括相对于氧化物系材料具有刻蚀选择性的材料；在第一隔片底下的位线侧壁上形成的第二隔片，其中每个第二隔片包括部分第二绝缘层，第二绝缘层包括氧化物系材料；以及用于在存储节点接触孔形成的存储节点接触焊盘的第二导电层，其中每个存储节点接触孔与第一和第二隔片的表面接触，并穿通第一绝缘层，以露出电容器接触区。
2.如权利要求1的半导体器件，其中每个电容器接触区包括连接焊盘。
3.如权利要求1的半导体器件，其中每个第一导电图形包括钨膜。
4.如权利要求1的半导体器件，其中每个位线掩模图形包括氮化物。
5.如权利要求1的半导体器件，其中每个第一隔片包括多晶硅。
6.如权利要求5的半导体器件，其中每个存储节点接触焊盘具有T形截面的结构，该结构包括第二导电层和第一隔片。
7.如权利要求1的半导体器件，其中当位线掩模图形的表面露出时平面化第二导电层。
8.如权利要求1的半导体器件，其中在位线的顶面和侧壁上形成第二绝缘层。
9.如权利要求8的半导体器件，其中位于位线顶面上的第二绝缘层的宽度至少与位线的宽度一样大。
10.如权利要求8的半导体器件，其中当位于位线顶面上的第二绝缘层露出时平面化第二导电层。
11.如权利要求1的半导体器件，其中仅在对应于存储节点接触焊盘区域的部分第一绝缘层形成第一隔片。
12.一种制造半导体器件的方法，包括在具有电容器接触区的半导体上形成第一绝缘层；在电容器接触区之间的第一绝缘层上形成位线，其中每个位线包括第一导电图形和位线掩模图形；在位线上和第一绝缘层上形成由氧化物系材料组成的第二绝缘层；在打开存储节点接触孔区域的第二绝缘层上形成接触图形，其中每个接触图形包括相对于第二绝缘层具有刻蚀选择性的材料；使用接触图形作为掩模部分地刻蚀第二绝缘层的预定部分；在第二绝缘层的刻蚀部分的侧壁上形成第一隔片，其中每个第一隔片包括相对于第二绝缘层具有刻蚀选择性的材料；通过使用第一隔片作为掩模刻蚀第二和第一绝缘层，同时形成露出电容器接触区的存储节点接触孔和包括第一隔片底下的位线侧壁上的部分第二绝缘层的第二隔片；以及通过用第二导电层填充存储节点接触孔，形成存储节点接触焊盘。
13.如权利要求12的方法，其中在具有电容器接触区的半导体上形成第一绝缘层包括在具有包括焊盘的电容器接触区的半导体上形成第一绝缘层。
14.如权利要求12的方法，其中每个第一导电图形包括钨膜。
15.如权利要求12的方法，其中每个位线掩模图形包括氮化物。
16.如权利要求12的方法，其中形成位线还包括在位线掩模图形上形成至少一个缓冲层。
17.如权利要求16的方法，其中形成至少一个缓冲层还包括形成第一缓冲层，第一缓冲层构造为保护位线掩模图形，和在第一缓冲层上的第二缓冲层，被构造为保护第一缓冲层。
18.如权利要求17的方法，其中形成第一缓冲层还包括形成多晶硅层，并且形成第二缓冲层还包括形成氧化物层。
19.如权利要求12的方法，还包括在形成接触图形之前，当露出位线的表面时，平面化第二绝缘层；以及在位线和第二绝缘层上形成牺牲层，其中牺牲层包括刻蚀速率比第二绝缘层的刻蚀速率更快的材料。
20.如权利要求19的方法，其中形成第二绝缘层包括形成HDP氧化物层，以及其中形成牺牲层包括形成BPSG层。
21.如权利要求19的方法，其中形成存储节点接触焊盘还包括当形成存储节点接触孔时，形成第二导电层；当没有形成存储节点接触焊盘的部分牺牲层露出时，除去第二导电层；除去牺牲层的露出部分以促使第二导电层从第二绝缘层突出；以及当位线掩模图形的表面露出时，通过除去第二导电层将存储节点接触焊盘分为节点单元。
22.如权利要求21的方法，其中将存储节点接触焊盘分为节点单元还包括执行从由化学机械抛光(CMP)工序、深度刻蚀工序以及结合CMP和深度刻蚀工序的混合工序构成的组中选择的一种工序。
23.如权利要求12的方法，其中接触图形和第一隔片包括多晶硅。
24.如权利要求12的方法，还包括在形成接触图形之前，当位线露出时，平面化第二绝缘层的预定部分，并且其中第二绝缘层的刻蚀部分的宽度小于或类似于第二绝缘层的部分刻蚀过程中位线之间的间隔。
25.如权利要求24的方法，其中形成存储节点接触焊盘还包括在接触图形上形成第二导电层以填充存储节点接触孔；以及当在位线上的第二绝缘层的表面露出时，除去第二导电层以将存储节点分为节点单元。
26.如权利要求12的方法，其中接触图形具有线性形状，以便在垂直于位线的方向彼此接近的多个存储节点接触孔合并和露出。
27.如权利要求12的方法，其中接触图形具有第二绝缘层的开口部分对应于存储节点接触孔区域的接触形状。
28.如权利要求12的方法，其中在第二绝缘层的部分刻蚀过程中，刻蚀部分第二绝缘层以具有超出第一导电图形约500的厚度。
29.一种制造半导体器件的方法，包括在具有电容器接触区的半导体上形成第一绝缘层；在电容器接触区之间的第一绝缘层和电容器接触区上形成位线，其中每个位线包括第一导电图形和位线掩模图形；在位线和第一绝缘层上形成包括氧化物系材料的第二绝缘层；当位线的表面露出时，平面化第二绝缘层；在位线上形成接触图形，以开口存储节点接触孔区域，其中每个接触图形包括相对于第二绝缘层具有刻蚀选择性的材料；在接触图形的侧壁上形成第一隔片，其中每个第一隔片包括相对于第二绝缘层具有刻蚀选择性的材料；使用接触图形和第一隔片作为掩模，刻蚀第二和第一绝缘层，以形成露出电容器接触区的存储节点接触孔，同时形成包括位线的侧壁上的部分第二绝缘层的第二隔片；以及用第二导电层填充存储节点接触孔，以形成存储节点接触焊盘。
30.如权利要求29的方法，其中每个第一导电图形包括钨膜。
31.如权利要求29的方法，其中每个位线掩模图形包括氮化物。
32.如权利要求29的方法，其中每个接触图形包括多晶硅或氮化钛。
33.如权利要求29的方法，其中每个第一隔片包括从由多晶硅、氮化物、钨以及氮化钛构成的组中挑选出来一种材料。
34.如权利要求29的方法，其中每个接触图形的宽度小于位线的宽度。
35.如权利要求29的方法，接触图形具有线性形状，以便在垂直于位线方向彼此接近的多个存储节点接触孔合并和露出。
36.如权利要求29的方法，其中形成存储节点接触焊盘包括在接触图形上形成第二导电层，以填充存储节点接触孔；以及当位线掩模图形的表面露出时，通过除去第二导电层，将存储节点接触焊盘分为节点单元。
37.如权利要求36的方法，其中将存储节点接触焊盘分为节点单元还包括执行从由化学机械抛光(CMP)工序、深度刻蚀工序以及结合CMP和深度刻蚀工序的混合工序构成的组中挑选出来的一种工序。
全文摘要
在衬底的电容器接触区之间的第一绝缘层上形成具有第一导电图形和位线掩模图形的位线。在位线上形成第二氧化绝缘层和形成接触图形，以打开对应于部分第二绝缘层的存储节点接触孔区域。在刻蚀部分的侧壁上形成第一隔片。刻蚀第二和第一绝缘层，以形成露出电容器接触区的存储节点接触孔。同时，在第一隔片底下形成第二绝缘层的第二隔片。第二导电层填充存储节点接触孔，以形成存储节点接触焊盘。由于位线掩模图形减小的厚度位线掩模图形损失减小，以及由于第二隔片位线负载电容量减小。
文档编号H01L29/76GK1525570SQ20031011951
公开日2004年9月1日 申请日期2003年12月1日 优先权日2003年2月24日
发明者李宰求, 尹喆柱 申请人:三星电子株式会社