专利名称：半导体装置及其制造方法
技术领域：
本发明涉及具有电容器的半导体装置及其制造方法。
背景技术：
近些年来，伴随着器件的微细化，已可以提供使用双金属镶嵌构造Cu布线的半导体装置。
现有的双金属镶嵌构造的半导体装置，如图16所示，在SiO2膜内例如形成了由Cu构成的第1布线62。在该第1布线62上边形成电介质膜63，在该电介质膜63上边形成上部电极64。再在层间绝缘膜65内形成连接到上部电极64上的通孔66，形成连接到该通孔66上的例如由Cu构成的第2布线67。
在这样的半导体装置中，形成由第1布线、电介质膜63、上部电极64构成的电容器68。即，埋入到SiO2膜61内的第1布线62，具有作为电容器68的下部电极的作用。
但是，在上述现有的半导体装置中，电容器68的电容值，由下部电极62和上部电极64之内具有小的表面积的电极的表面积决定。为此，在要求大电容值的电容器的情况下，不仅要加大上部电极64的表面积，还必须加大下部电极62的表面积。因此，要在形成大电容值的电容器的同时，实现器件的微细化是非常困难的。
此外，图17示出了图16的B部分的扩大图。如图17所示，由于电介质膜63一侧的上部电极64的端部64a变成为锐角，故在该端部64a上将发生电场集中。因此，产生了器件的可靠性降低的问题。
再有，作为模拟无源器件使用的电容器的大多数，虽然是已固定为一种电容值，但是，产生了要在一个层间内需要具有各种电容值的电容器的情况。例如，要想应对在电容器的电容值中会产生波动性的电容器的配对性的问题，人们认为要减小因电容值的波动性而产生的影响。但是，如果加大电容器的面积，则将产生伴随着充电的延迟时间变长的问题。因此，还需要减小电容器的单位面积的电容值。因为这样的电容值小的电容器可以缩短充电时间，可以实现伴随着充电的延迟时间的缩短。为应对这样的要求，就产生了在一个层间内形成具有2种以上电容值的多个电容器而不会增大芯片面积的必要。
如上所述，在现有的半导体装置中，要在实现器件的微细化的同时，形成大电容值的电容器或具有2种以上电容值的多个电容器是非常困难的。此外，还存在着电场集中于电极的端部，器件的可靠性降低的问题。
发明内容
本发明就是为解决上述课题而发明的，目的在于提供使得在实现器件的微细化的同时，形成大电容值的电容器或具有2种以上电容值的多个电容器成为可能，而且还可以缓和电场集中的半导体装置及其制造方法。
为实现上述目的，本方面使用以下所示方式。
本发明的半导体装置，具备在第1绝缘膜内选择性地形成的布线；在整个面上形成的第2绝缘膜；在上述第2绝缘膜上边与上述布线的一部分进行重叠那样形成的第1电极膜；在上述第1电极膜上边的一部分上形成的第3绝缘膜；在上述第3绝缘膜上边形成的第2电极膜；在整个面上形成的第1层间绝缘膜；在上述第1层间绝缘膜上边形成的第2层间绝缘膜；在上述第1层间绝缘膜内形成的与上述布线连接的第1通孔；在上述第1层间绝缘膜内形成的与上述第2电极膜连接的第2通孔；在上述第1层间绝缘膜内形成的与第1电极膜连接的第3通孔；在上述第2层间绝缘膜内形成的、分别位于上述第1、第2、第3通孔上边的布线沟槽。
理想的是，用上述布线和上述第1电极膜和上述第2绝缘膜形成第1电容器，用上述第1、第2电极膜和上述第3绝缘膜形成第2电容器，上述第1、第2电容器的电容值不同。
本发明的半导体装置的制造方法，具备下述工序在第1绝缘膜内形成第1布线的工序；在整个面上形成第2绝缘膜的工序；在上述第2绝缘膜上边形成第1电极膜的工序；使得在上述布线上边的一部分上剩下上述第1电极膜那样地除去上述第1电极膜的工序；在整个面上形成第3绝缘膜的工序；在上述第3绝缘膜上形成第2电极膜的工序；使得仅仅在上述第1电极膜上边剩下那样地除去上述第3绝缘膜和上述第2电极膜的工序；在整个面上形成第1层间绝缘膜的工序；在上述第1层间绝缘膜上边形成第2层间绝缘膜的工序；除去上述第1层间绝缘膜，在上述第1层间绝缘膜内形成与上述布线连接的第1通孔、与上述第2电极膜连接的第2通孔、与第1电极膜连接的第3通孔的工序；除去上述第2层间绝缘膜，在上述第2层间绝缘膜内分别在上述第1、第2、第3通孔上边形成布线沟槽的工序。
图1的剖面图示出了本发明的实施例1的半导体装置的制造工序。
图2的剖面图接在图1后边示出了本发明的实施例1的半导体装置的制造工序。
图3的剖面图接在图2后边示出了本发明的实施例1的半导体装置的制造工序。
图4的剖面图接在图3后边示出了本发明的实施例1的半导体装置的制造工序。
图5的剖面图接在图4后边示出了本发明的实施例1的半导体装置的制造工序。
图6的剖面图接在图5后边示出了本发明的实施例1的半导体装置的制造工序。
图7的剖面图示出来本发明的实施例2的半导体装置的制造工序。
图8的剖面图接在图7后边示出了本发明的实施例2的半导体装置的制造工序。
图9的剖面图接在图8后边示出了本发明的实施例2的半导体装置的制造工序。
图10的剖面图是图9的A部分的扩大图，示出来本发明的实施例2的电极端部。
图11对实施例2和现有技术中的电极端部的电场强度进行了比较。
图12的剖面图示出了本发明的实施例3的半导体装置的制造工序。
图13的剖面图接在图12后边示出了本发明的实施例3的半导体装置的制造工序。
图14的剖面图接在图13后边示出了本发明的实施例3的半导体装置的制造工序。
图15的剖面图接在图14后边示出了本发明的实施例3的半导体装置的制造工序。
图16的剖面图示出来现有技术的半导体装置。
图17的剖面图是图16的B部分的扩大图，示出来现有技术中的电极端部。
具体实施例方式
以下，参看
本发明的实施例。
实施例1，对具有双金属镶嵌构造的Cu布线的半导体装置进行说明。以下，对实施例1中的半导体装置的制造方法进行说明。
首先，如图1所示，在SiO2膜11内形成了布线沟槽11a之后，在整个面上形成势垒金属层12。在该势垒金属层12上边形成例如Cu之类的布线材料，把布线沟槽11a填埋起来。其次，借助于CMP(ChemicalMechanical Polish，化学机械抛光)等，一直到SiO2膜11的表面露出来为止，使布线材料、势垒金属层12平坦化，形成埋入到SiO2膜11内的第1布线13。
其次，用溅射法，在整个面上形成例如由SiN膜构成的Cu扩散防止膜14，在该Cu扩散防止膜14上边形成例如由TiN膜构成的下部电极膜15。在该下部电极膜15上边形成例如由Ta2O5膜构成的上部电极膜17。在这里，Cu扩散防止膜14的膜厚，例如作成为50nm，下部电极膜15的膜厚例如作成为60nm，电介质膜16的膜厚例如作成为50nm，上部电极膜17的膜厚例如作成为50nm。
其次，如图2所示，在上部电极膜17上边形成光刻胶膜18，用光刻技术使该光刻胶膜图形化。以该图形化后的光刻胶膜18为掩模，用RIE(Reactive Ion Etching，反应性离子刻蚀)除去上部电极膜17。在这里，在除去上部电极膜17的同时，还除去仅仅30nm的电介质膜16。结果是可以形成部分地具有比上部电极膜17的宽度还大的宽度的电介质膜16。这样一来，就可以形成由上部电极膜17、电介质膜16、下部电极膜15构成的电容器28。然后，除去光刻胶膜18。
其次，如图3所示，在整个面上形成SiN膜19。在该SiN膜19上边形成光刻胶膜20，用光刻技术使该光刻胶膜20图形化。以该图形化后的光刻胶20为掩模，用RIE除去SiN膜19、电介质膜16、下部电极膜15，使Cu扩散防止膜14的表面露出来。然后，除去光刻胶膜20。
其次，如图4所示，在整个面上形成SiN膜21。在这里，把SiN膜19和21的膜厚加起来的膜厚，例如作成为大约50nm左右。
其次，如图5所示，用PEVCD(Plasma Enhanced Chemical VaporDeposition，等离子体增强化学汽相淀积)法，在整个面上形成例如由SiO2膜构成的第1层间绝缘膜22，用CMP法，使第1层间绝缘膜22平坦化。在该平坦化后的第1层间绝缘膜22上边形成第2层间绝缘膜23。该第2层间绝缘膜23，由例如SiN膜之类的低介电系数层间绝缘膜构成。借助于此，就可以实现布线间电容的降低。
其次，用光刻技术和RIE除去第1层间绝缘膜，在第1层间绝缘膜22内形成通孔24a、24b、24c。在这里，通孔24a与上部电极膜17连接，通孔24b与下部电极膜15连接，通孔24c与第1布线13连接。
其次，刻蚀第2层间绝缘膜23，在第2层间绝缘膜23内的通孔24a、24b、24c上边，分别形成布线沟槽25。
其次，如图6所示，在整个面上形成例如由TaN构成的势垒金属层26。在该势垒金属层26上边形成例如Cu之类的布线材料，用该布线材料把通孔24a、24b、24c和布线沟槽25填埋起来。其次，用CMP等，一直到使第2层间绝缘膜23的表面露出来为止，使势垒金属层26和布线材料平坦化，形成第2布线27。
倘采用上述实施例1，则可以不把第1布线13当作电容器的下部电极地与第1布线分开来地形成电容器28。因此，通过仅仅调整下部电极15和上部电极17的面积的办法，就可以形成大电容值的电容器而无须加大第1布线。因此，器件的微细化也将会变得容易起来。
此外，在上部电极17的加工时，采用完全不刻蚀下部电极15上边的电介质膜16的办法，就可以形成部分地具有比上部电极膜17的宽度还大的宽度的电介质膜16。借助于此，在可以防止形成漏电流通路的同时，还可以缓和在上部电极17端部上的电场集中。
此外，电容器28上下的绝缘膜14、19、21，由于不是象现有技术那样被通孔的高度所左右的层间绝缘膜，故绝缘膜14、19、21的膜厚的调整是容易的。为此，可以使电介质膜16的膜厚(50nm)变成为与SiN膜19和21的膜厚(50nm)或Cu扩散防止膜14的膜厚(50nm)大体上相同。因此，由于可以减小电介质膜16与SiN膜19、21和Cu扩散防止膜14的膜厚之差，故可以避免接触电阻的增大。
此外，通孔24a、24b、24c，可以在形成了电容器28之后形成。即，在电容器28形成时，由于在第1布线13的表面上已经形成了Cu扩散防止膜14，故可以防止第1布线13中的Cu污染。
此外，如上所述，由于电容器28与第1布线13分开来形成，故第1布线13仅仅在通孔24a的下边形成即可。就象现有技术那样，在第1布线62的表面积大的情况下，归因于第1布线62的膜的减少，电介质膜63的面积受到限制的问题就变得显著起来。但是，由于可以使第1布线13的表面积形成得比现有技术小，故可以抑制膜减少的问题。再有，即便是Cu扩散防止膜14中的介电系数高，由于仅仅在一部分上形成第1布线13，故可以减小寄生电容。
另外，在实施例1中，通孔24b的侧面虽然已与硅氮化膜19、21或电介质膜16接连，但是并不限定与此。例如，也可以作成为这样的构造在下部电极15上边的一部分上形成电介质膜16，使通孔24b的侧面与硅氮化膜19、21接连。在这种情况下，具有可以使通孔24a、24b、24c的加工条件(刻蚀条件)相等的优点。
实施例2对具有Al布线的半导体装置进行说明。以下，对实施例2的半导体装置的制造方法进行说明。
首先，如图7所示，在SiO2膜31内形成由Al构成的第1布线32。其次，在整个面上形成例如由SiO2膜构成的层间绝缘膜33，在该层间绝缘膜33内形成通孔34a、34b。其次，在整个面上形成例如由SiN构成的下部电极膜35，该下部电极膜35被图形化为仅仅在通孔34a上边才会剩下。在这里，设下部电极膜35的膜厚例如为60nm。
其次，如图8所示，在整个面上形成例如由Ta2O5膜构成的电介质膜36，在该电介质膜36上边形成例如由TiN构成的上部电极膜37。在这里，设电介质膜36的膜厚例如为50nm，设上部电极膜37的膜厚例如为50nm。
其次，形成光刻胶膜(未画出来)使该光刻胶膜图形化为在通孔34b上边以外才会剩下。以该图形化的光刻胶膜为掩模，除去上部电极膜37和电介质膜36，使通孔34b的表面和通孔34b周边的层间绝缘膜33的表面露出来。借助于此就可以形成由下部电极膜35、电介质膜36和上部电极膜37构成的电容器39。然后，除去光刻胶膜。
其次，如图9所示，在整个面上形成了由Al构成的布线材料并使之图形化。结果是在上部电极膜37上边形成第2布线38的同时，还可以形成与通孔34b连接的第3布线38b。
图10示出了图9的A部分的扩大图，图11示出了现有技术与本发明进行比较的电极端部处的电场强度。
如图10所示，电介质膜36一侧的下部电极35的端部35a已变成为钝角。因此，如图11所示，与现有技术比较，本发明电极端部的电场已减弱。
倘采用上述实施例2，下部电极35的宽度形成得比电介质膜36和上部电极37还小，下部电极35变成为已被电介质膜36和上部电极37覆盖起来的构造。借助于此，由于电介质膜36一侧的下部电极35的端部35a将变成为钝角，故可以缓和电场集中于该端部64a的事态。因此，可以提高器件的可靠性。
实施例3对具有双金属镶嵌构造的Cu布线和叠层构造的电容器的半导体装置进行说明。以下，对实施例3的半导体装置的制造方法进行说明。
首先，如图12所示，在SiO2膜41内形成了布线沟槽41a之后，形成势垒金属层42。在该势垒金属层42上边形成例如Cu之类的布线材料，把布线沟槽41a填埋起来。其次，用CMP等，一直到使SiO2膜41的表面露出来为止，使布线材料、势垒金属层42平坦化，形成埋入到SiO2膜41内的第1布线43。
其次，在整个面上形成例如由SiN膜构成的电介质膜44，在该电介质膜44上边形成例如由TiN膜、Ta膜等构成的中间电极膜45。
其次，如图13所示，在中间电极膜45上边形成光刻胶膜(未画出来)使之图形化。以该图形化的光刻胶膜为掩模，使得在第1布线43上边剩下一部分那样地除去中间电极膜，使电介质膜44的表面露出来。然后，除去光刻胶膜。借助于此，形成由第1布线43、电介质膜44和中间电极膜45构成的第1电容器54。在这里，第1布线43变成为第1电容器的下部电极。以下，把该第1布线43叫做下部电极。
其次，如图14所示，在整个面上形成例如由Ta2O5膜构成的电介质膜46，在该电介质膜46上边形成例如由TaN构成的上部电极膜47。其次，在上部电极膜47上边形成光刻胶膜(未画出来)进行图形化。以图形化后的光刻胶膜为掩模，使得仅仅在中间电极膜45上边剩下那样地除去上部电极膜47和电介质膜46，使电介质膜46和中间电极膜45的表面露出来。然后除去光刻胶膜。借助于此，形成由中间电极膜45、电介质膜46、上部电极膜47构成的第2电容器55。在这里，第2电容器55具有与第1电容器不同的电容值。
其次，如图15所示，用PECVD法，在整个面上形成例如SiO2膜构成的第1层间绝缘膜48，用CMP法，使第1层间绝缘膜48平坦化。在该平坦化的第1层间绝缘膜48上边形成第2层间绝缘膜49。该第2层间绝缘膜49，例如由SiN膜之类的低介电系数层间绝缘膜构成。借助于此，就可以降低布线间的电容。
其次，借助于光刻技术和RIE，除去第1层间绝缘膜48，在第1层间绝缘膜48内形成通孔50a、50b、50c。在这里，通孔50a与下部电极膜43连接，通孔50b与上部电极膜47连接，通孔50c与中间电极膜45连接。
其次，刻蚀第2层间绝缘膜49，在第2层间绝缘膜49内的通孔50a、50b、50c上边分别形成布线沟槽51。
其次，在整个面上形成例如由TaN构成的势垒金属层52。在该势垒金属层52上边，形成例如Cu之类的布线材料，用该布线材料把通孔50a、50b、50c和布线沟槽51填埋起来。其次，用CMP等，一直到第2层间绝缘膜49的表面露出来为止，使势垒金属层52和布线材料平坦化，形成第2布线53。
倘采用上述实施例3，则用叠层构造在一个层间内形成了电容器54、55。这些电容器54、55由于电容值不同，故在一个层间内可以形成具有各种电容值的多个的电容器。因此，对于现有的配对性的问题来说，就可以采用把多个电容器组合起来的办法实现大电容值化而无须加大电容器面积。此外，如果选择电容值小的电容器，还可以实现读出等的高速化。
如上所述，就可以形成可以应对各种要求的具有2种以上的电容值的多个电容器。此外，由于电容器是叠层构造，故可以缩小芯片面积，使器件的微细化成为可能。
除此之外，在不脱离其要旨的范围内，本发明还可以进行种种变形。
如上所述，倘采用本发明，就可以提供在实现器件的微细化的同时，形成大电容值的电容器或具有2种以上的电容值的多个电容器，而且还可以缓和电场集中的半导体装置及其制造方法。
权利要求
1.一种半导体装置，其特征是具备在第1绝缘膜内选择性地形成的布线；在整个面上形成的第2绝缘膜；在上述第2绝缘膜上边与上述布线的一部分进行重叠那样形成的第1电极膜；在上述第1电极膜上边的一部分上形成的第3绝缘膜；在上述第3绝缘膜上边形成的第2电极膜；在整个面上形成的第1层间绝缘膜；在上述第1层间绝缘膜上边形成的第2层间绝缘膜；在上述第1层间绝缘膜内形成的与上述布线连接的第1通孔；在上述第1层间绝缘膜内形成的与上述第2电极膜连接的第2通孔；在上述第1层间绝缘膜内形成的与第1电极膜连接的第3通孔；在上述第2层间绝缘膜内形成的、分别位于上述第1、第2、第3通孔上边的布线沟槽。
2.权利要求1所述的半导体装置，其特征是用上述布线和上述第1电极膜和上述第2绝缘膜形成第1电容器，用上述第1、第2电极膜和上述第3绝缘膜形成第2电容器，上述第1、第2电容器的电容值不同。
3.一种半导体装置的制造方法，其特征是具备下述工序在第1绝缘膜内形成第1布线的工序；在整个面上形成第2绝缘膜的工序；在上述第2绝缘膜上边形成第1电极膜的工序；使得在上述布线上边的一部分上剩下上述第1电极膜那样地除去上述第1电极膜的工序；在整个面上形成第3绝缘膜的工序；在上述第3绝缘膜上形成第2电极膜的工序；使得仅仅在上述第1电极膜上边剩下那样地除去上述第3绝缘膜和上述第2电极膜的工序；在整个面上形成第1层间绝缘膜的工序；在上述第1层间绝缘膜上边形成第2层间绝缘膜的工序；除去上述第1层间绝缘膜，在上述第1层间绝缘膜内形成与上述布线连接的第1通孔、与上述第2电极膜连接的第2通孔、与第1电极膜连接的第3通孔的工序；除去上述第2层间绝缘膜，在上述第2层间绝缘膜内分别在上述第1、第2、第3通孔上边形成布线沟槽的工序。
全文摘要
使得在实现器件的微细化的同时，形成大电容值的电容器或具有2种以上的电容值的多个电容器成为可能，且使得缓和电场集中成为可能。在绝缘膜内形成第1布线13，与该第1布线13分开来地形成由下部电极膜15和上部电极膜17和电介质膜16构成的电容器28。此外，构成电容器28的电介质膜16的膜厚与把Cu扩散防止膜14的膜厚和硅氮化膜19和21的膜厚加起来的膜厚大体上相等。
文档编号H01L27/04GK1531080SQ20041002827
公开日2004年9月22日 申请日期2001年3月22日 优先权日2000年3月28日
发明者吉富崇, 松本雅彦, 彦 申请人:株式会社东芝