专利名称：半导体装置及其制造方法
技术领域：
本发明涉及使用低介电常数膜的半导体装置及其制造方法，特别涉及提高焊盘部的抗冲击性。
背景技术：
近年来，随着半导体集成电路布线的细化，出现了布线的信号延迟问题。为了解决该信号延迟问题，提出了将铜用于布线材料来降低布线电阻的方法和将低介电常数膜(Low-k膜)用于层间绝缘膜来降低静电电容的方法。
附图4是用于说明现有的半导体装置的概要截面图。
为了解决上述信号延迟问题，如附图4所示，在具有焊盘部A与电路部(器件部)B的半导体装置中，低介电常数膜作为层间绝缘膜11、21、31、41应用于整个衬底1。
在上述整个衬底上封装使用了低介电常数膜的半导体装置时，会对形成于焊盘部A的低介电常数膜11、21、31、41施加物理性的冲击。
但是，由于低介电常数膜所具有的强度等物理特性不超过氧化硅膜(SiO2膜)所具有的物理特性的1/10，故，存在对于封装时所施加的冲击，裕度较小的问题。
发明内容
本发明即为了解决上述现有技术中的问题而实施的，其目的在于提供一种对封装时所产生的冲击具有较强的抗冲击性的半导体装置及其制造方法。
本发明所涉及的半导体装置是一种具有焊盘部和电路部的半导体装置，其特征在于，包括低介电常数膜，形成在衬底上，并且相对介电常数为3以下；绝缘膜，形成在所述焊盘部的所述低介电常数膜内，其强度比所述低介电常数膜高；多层布线，形成在所述焊盘部的所述绝缘膜内及所述电路部的所述低介电常数膜内；以及焊接区，形成在所述焊盘部的所述多层布线的最上层布线上。
在本发明所涉及的半导体装置中，最好是，形成在所述焊盘部的所述布线的侧壁被所述绝缘膜包围。
在本发明所涉及的半导体装置中，最好是，所述低介电常数膜是含有硅、碳、氧及氢的绝缘膜或含有氢和碳的聚合物。
本发明所涉及的半导体装置是一种具有焊盘部和电路部的半导体装置，其特征在于，包括多层低介电常数膜，形成在衬底上，并且相对介电常数为3以下；绝缘膜，形成在所述焊盘部的各低介电常数膜内，其强度比所述低介电常数膜高；布线，形成在所述焊盘部的所述绝缘膜内及所述电路部的所述低介电常数膜内；以及焊接区，形成在所述焊盘部最上层的布线上。
在本发明所涉及的半导体装置中，最好是，形成在所述焊盘部的所述布线的侧壁被所述绝缘膜包围。
本发明所涉及的半导体装置的制造方法是一种具有焊盘部和电路部的半导体装置的制造方法，其特征在于，包括下述步骤在整个衬底上形成相对介电常数为3以下的低介电常数膜；在所述焊盘部的所述低介电常数膜内形成开口；在所述开口内形成强度比所述低介电常数膜高的第1绝缘膜；以及在所述焊盘部的所述第1绝缘膜内和所述电路部的所述低介电常数膜内采用镶嵌法形成布线。
在本发明所涉及的半导体装置的制造方法中，最好是，形成所述开口的步骤包括下述步骤在所述低介电常数膜上形成第2绝缘膜；在所述第2绝缘膜上形成光致抗蚀剂图形；以及将所述光致抗蚀剂图形作为掩膜，对所述第2绝缘膜和所述低介电常数膜进行布图，形成所述第1绝缘膜，使所述第1绝缘膜的表面比所述低介电常数膜的表面高且比所述光致抗蚀剂图形的表面低。
在本发明所涉及的半导体装置的制造方法中，最好是，所述第1绝缘膜是采用液相沉积法形成的氧化硅膜。
在本发明所涉及的半导体装置的制造方法中，最好是，反复进行形成低介电常数膜的步骤、形成开口的步骤、形成第1绝缘膜的步骤及形成布线的步骤，从而形成多层布线，并在所述焊盘部的该多层布线的最上层布线上形成焊接区。
图1为用于说明本发明的实施方式的半导体装置的概要截面图。
图2为用于说明在本发明的实施方式中封装时的半导体装置的概要截面图。
图3为用于说明本发明的实施方式的半导体装置的制造方法的工序截面图。
图4为用于说明现有的半导体装置的概要截面图。
具体实施例方式
以下，参照
本发明的实施方式。附图中，相同或相当的部分采用相同的标记，从而简化其说明乃至省略其说明。
首先，说明本发明的实施方式中所述的半导体装置。
附图1为用于说明本发明的实施方式中所述半导体装置的概要截面图。如图1所示，本实施方式的半导体装置具有焊盘部A和电路部(器件部)B，并且该焊盘部A和电路部B具有多个布线层。如附图2所示，封装半导体装置时(例如，引线键合时)，会对焊盘部A施加较强的冲击。此外，在电路部B形成晶体管或电容器等各种半导体元件(未图示)。
本实施方式的半导体装置具有多个布线层，各布线层大致都相同，因此，以下将对第1(最下层)布线层进行说明。
在焊盘部A及电路部B的衬底1上，即在整个衬底1上形成低介电常数膜11。低介电常数膜11为相对介电常数不超过3的无机或有机的层间绝缘膜，例如为包含硅、碳、氧及氢的绝缘膜或含有氢和碳的聚合物(碳氢聚合物)等。
焊盘部A的低介电常数膜11内形成强度比低介电常数膜11高(物理特性)的绝缘膜15。绝缘膜15最好采用氧化硅膜。此外，除氧化硅膜以外也可以采用BPSG、PSG或TEOS膜作为绝缘膜15。
在形成于焊盘部A的氧化硅膜15内形成作为布线的焊盘通路(padvia)17。即，在焊盘部A中，焊盘通路17的侧壁被氧化硅膜15所包围。
在电路部B的低介电常数膜11内形成具有由通路16a和沟槽布线16b构成的双重镶嵌结构的布线16。布线16的材料可以采用Cu(铜)、W(钨)、Al(铝)等金属或它们的合金。
与第1布线层一样，在第2布线层中，在焊盘部A的低介电常数膜21内形成绝缘膜25，在该绝缘膜25内形成布线27。在第3布线层中，在焊盘部A的低介电常数膜31内形成绝缘膜35，在该绝缘膜35内形成焊盘通路37。而且，在第4布线层中，在焊盘部A的低介电常数膜41内形成绝缘膜45，在该绝缘膜45内形成布线47。
在焊盘部A的最上层的布线47上形成焊接区52。在焊接区52、低介电常数膜41、布线46及绝缘膜45上形成覆盖膜51。通过覆盖膜51内形成的开口使焊接区52露出。如附图2所示，当封装时，焊接区52和引线61连接。
其次，就上述半导体装置的制造方法进行说明。
附图3为用于说明本实施方式的半导体装置的制造方法的工序截面图。具体地，附图3(a)为表示形成硬掩膜后的状态的图，附图3(b)为在焊盘部形成开口后的状态的示意图，附图3(c)为在开口内形成氧化硅膜后的状态的示意图，而附图3(d)为除去光致抗蚀剂图形后的状态的示意图，附图3(e)为形成镶嵌布线和焊盘通路后的状态的示意图，附图3(f)为形成第2布线层后的状态的示意图。
首先，如附图3(a)所示，通过CVD(Chemical Vapor Deposition化学气相沉积)法或SOD(Spin On Dielectric旋转式涂敷电介质)法在衬底1上形成低介电常数膜11。而且，在低介电常数膜11上形成作为第2绝缘膜12的、例如约10nm-150nm膜厚的硬掩膜，该第2绝缘膜12以后将成为硬掩膜。这里，硬掩膜12是譬如含有碳和氮的硅绝缘膜。
其次，如附图3(b)所示，采用光刻技术在硬掩膜12上形成光致抗蚀剂图形13。而且，通过将该光致抗蚀剂图形13作为掩膜进行干刻蚀而依次布图成硬掩膜12和低介电常数膜11。由此，形成硬掩膜12a，并在低介电常数膜11内形成贯通该低介电常数膜11的开口14。
其次，如附图3(c)所示，采用液相沉积(LPDliquid phasedeposition)法无需除去光致抗蚀剂图形13而在开口14内形成氧化硅膜15。虽然省略了图示，但将形成了开口14的衬底1浸入充满处理溶液(例如，氟硅酸溶液)的处理槽内，通过添加H3BO3(硼酸)使平衡状态发生偏移，从而形成期望的膜厚的氧化硅膜15。这里，形成氧化硅膜15使氧化硅膜15的表面比低介电常数膜11的表面高而比光致抗蚀剂图形13的表面低。通过采用液相沉积法可以很容易控制氧化硅膜15的膜厚。氧化硅膜15的形成由下述反应式(1)、(2)来表示。
…(1)…(2)其次，如附图3(d)所示，通过灰化除去光致抗蚀剂图形13。此时，由于低介电常数膜11被硬掩膜12a覆盖，因此，不会造成来自等离子体的破坏。另外，通过采用上述液相沉积法形成氧化硅膜15，该氧化硅膜15并不形成在光致抗蚀剂图形13上，因此，灰化前不需要另外再进行除去氧化硅膜15的步骤。
其次，如附图3(e)所示，采用双重镶嵌法在电路部B的低介电常数膜11内形成由通路和沟槽布线构成的布线16，同时在焊盘部A的氧化硅膜15内形成焊盘通路17。这时，低介电常数膜11上的硬掩膜12a也通过CMP法被除去。
其后，反复进行上述附图3(a)～(e)所示的步骤，从而形成附图3(f)所示的第2布线层。再者，重复进行同样的步骤，由此形成第3布线层和第4布线层。并且，在最上层(第4布线层)的布线47上形成焊接区52。继而，在焊接区52、低介电常数膜41、布线46及绝缘膜45上形成例如SiN膜作为覆盖膜51。在覆盖膜51内形成开口，通过该开口使焊接区52露出。这样，便形成了具有附图1所示的具有多层布线层的半导体装置。
如上所述，在本实施方式中，在焊盘部A的低介电常数膜11内形成开口14，在该开口14上形成强度比低介电常数膜11还高的氧化硅膜15，并在该氧化硅膜15内形成焊盘通路17。在半导体装置的焊盘部A中，焊盘通路17的侧壁并不是低介电常数膜11而是被强度比该低介电常数膜11还高的氧化硅膜15所包围。因此，半导体装置的焊盘部A的强度大幅度提高。故，可获得对封装时所产生的冲击具有较强的抗冲击性的半导体装置及其制造方法。
根据本发明，能够提供一种对封装时所产生的冲击具有较强的抗冲击性的半导体装置及其制造方法。
权利要求
1.一种具有焊盘部和电路部的半导体装置，其特征在于，包括低介电常数膜，形成在衬底上，并且相对介电常数为3以下；绝缘膜，形成在所述焊盘部的所述低介电常数膜内，其强度比所述低介电常数膜高；多层布线，形成在所述焊盘部的所述绝缘膜内及所述电路部的所述低介电常数膜内；以及焊接区，形成在所述焊盘部的所述多层布线的最上层布线上。
2.如权利要求1所述的半导体装置，其特征在于，形成在所述焊盘部的所述布线的侧壁被所述绝缘膜包围。
3.如权利要求1或2所述的半导体装置，其特征在于，所述低介电常数膜是含有硅、碳、氧及氢的绝缘膜或含有氢和碳的聚合物。
4.一种具有焊盘部和电路部的半导体装置，其特征在于，包括多层低介电常数膜，形成在衬底上，并且相对介电常数为3以下；绝缘膜，形成在所述焊盘部的各低介电常数膜内，其强度比所述低介电常数膜高；布线，形成在所述焊盘部的所述绝缘膜内及所述电路部的所述低介电常数膜内；以及焊接区，形成在所述焊盘部最上层的布线上。
5.如权利要求4所述的半导体装置，其特征在于，形成在所述焊盘部的所述布线的侧壁被所述绝缘膜包围。
6.一种具有焊盘部和电路部的半导体装置的制造方法，其特征在于，包括下述步骤在整个衬底上形成相对介电常数为3以下的低介电常数膜；在所述焊盘部的所述低介电常数膜内形成开口；在所述开口内形成强度比所述低介电常数膜高的第1绝缘膜；以及在所述焊盘部的所述第1绝缘膜内和所述电路部的所述低介电常数膜内采用镶嵌法形成布线。
7.如权利要求6所述的制造方法，其特征在于，形成所述开口的步骤包括下述步骤在所述低介电常数膜上形成第2绝缘膜；在所述第2绝缘膜上形成光致抗蚀剂图形；以及将所述光致抗蚀剂图形作为掩膜，对所述第2绝缘膜和所述低介电常数膜进行布图，形成所述第1绝缘膜，以使所述第1绝缘膜的表面比所述低介电常数膜的表面高且比所述光致抗蚀剂图形的表面低。
8.如权利要求6或7所述的制造方法，其特征在于，所述第1绝缘膜是采用液相沉积法形成的氧化硅膜。
9.如权利要求6或7所述的制造方法，其特征在于，反复进行低介电常数膜的形成步骤、开口的形成步骤、第1绝缘膜的形成步骤及布线的形成步骤，来形成多层布线，并在所述焊盘部的该多层布线的最上层布线上形成焊接区。
全文摘要
提供一种对封装时所产生的冲击具有较强的抗冲击性的半导体装置及其制造方法。在焊盘部A和电路部B的整个衬底(1)上形成低介电常数膜(11)。在低介电常数膜(11)上形成光致抗蚀剂图形(13)，将该光致抗蚀剂图形(13)作为掩膜在焊盘部A的低介电常数膜(11)内形成开口(14)。在该开口(14)内采用液相沉积法形成强度比低介电常数膜(11)还高的氧化硅膜(15)。采用镶嵌法在氧化硅膜(15)内形成焊盘通路(17)，同时在电路部B的低介电常数膜(11)内形成Cu镶嵌布线(16)。
文档编号H01L21/3205GK1542959SQ20041003127
公开日2004年11月3日 申请日期2004年3月26日 优先权日2003年3月27日
发明者慎烘 , 慎烘縡 申请人:半导体先端科技株式会社