专利名称：半导体集成电路器件的制作方法
技术领域：
本发明涉及一种能够抑制电源电压变化的半导体集成电路器件。
背景技术：
随着显微技术的快速发展，半导体集成电路的集成密度近些年来不断增加，整个系统的功耗也趋于增加。由于现在依然保持这种趋势，因此在半导体集成电路器件中非常需要更低的功耗。
作为降低功耗的技术，可以采用的一种是，控制一个半导体芯片上形成的多个块的电源。然而，对于控制多个块的电源，现在需要通过抑制块与块的电源电位变化将电源一致地提供到每个块的技术。在这种情况中，块是指如逻辑电路的电路组件和由如触发器并具有固定功能的多个逻辑元件或存储元件组成的存储阵列。
如图8所示，常规的半导体集成电路器件包括半导体芯片1001、周围排列有电源接线的主系统块1022、周围同样排列有电源接线的子系统块1023a和1023b，馈线端子V1-V8以及开关元件S11-17和S21-24。
如图9所示，每个开关元件S11-17和S21-24由P型MOS晶体管T1和T2、电阻器R1和R2以及输出端子VDD0、VDD1以及VDD2形成。
在图8中，经由开关元件S11-17将电源电位VDD提供到形成在半导体芯片1001的主系统块1022，经由开关元件S21-24将电源电位VDD提供到子系统块1023b。
例如，假设形成每个开关元件S21-24的P型MOS晶体管T1将导通/截止沟道的阈值电压设置为0.75V，作为施加在栅极-源极两端的电压，并且假设形成每个开关元件S11-17的P型MOS晶体管T2将导通/截止沟道的阈值电压设置为1.0V，作为施加在栅极-源极两端的电压。
假设此时电源电位VDD与地电位GND之间的电位差为4V，那么每一个P型MOS晶体管T1和T2的栅极-源极两端上的电压达到1.0V，从而使P型MOS晶体管T1导通并使P型MOS晶体管T2截止。因此，电源电位VDD提供到子系统块1023a和1023b，由此每个块变为操作状态。然而，电源电位VDD没有提供到主系统块1022，由此主系统块1022变为不操作。
假设电源电位VDD与地电位GND之间的电位差为5V，那么P型MOS晶体管T1和T2的每一个的栅极-源极两端上的电压达到1.25V，从而使P型MOS晶体管T1和T2导通。由此电源电位VDD提供到主系统块1022以及子系统块1023a和1023b，所以每个块都操作。
由此，通过改变由外部提供的一种电源电位VDD的值使连接到电源接线1022、1023a以及1023b的开关元件S11-S24导通/截止，可以控制每个块的操作或不操作状态，由此通过仅操作所要求的块，降低了功耗。(例如，参见JP-A-5-21713(3-4页，图3-4)1)。
采用以上的常规布局，总是由馈线端子V1-V8经由开关元件S11-17和S21-24向块1022和块1023b提供电源。
因此，当电源电位VDD提供到馈线端子V1-V8时，由于开关元件S11-17和S21-24的电阻造成了电压降。当电源电位到达每个块时，例如在主系统块1022中变成VDD-α，在子系统块1023b中变成VDD-β(α≠β)，由于到达各块的电源电位得到了不同的值，因此此时的问题是块与块的电源电位趋于不同。
为了借助开关元件减少电压降，需要降低开关元件的电阻。因此，不得不使用由具有更大源极-漏极宽度的P型MOS晶体管形成的开关元件，并且存在不仅开关元件的尺寸增加而且半导体芯片100的整个面积增加的问题。
发明概述为解决以上问题，本发明的一个目的是提供一种半导体集成电路器件，其中电源直接由馈线端子提供到每个块，并且同样经由设置在各块之间的开关电路由另一馈线端子提供电源，由此抑制了块与块的电源电位变化以及到达每个块的电源电位的电压降。
为了解决以上问题，根据本发明的半导体集成电路器件具有用于划分一个集成电路的多个块、将两种电源电位中的一种提供到每个块的电源接线、以及连接至少两个电源接线的开关电路。
由此可以抑制块与块之间的电源电位变化以及到达每个块的电源电位的电压降。
采用根据本发明的半导体集成电路器件，可以抑制块与块的电源电位变化以及每个块内的电源电位的电压降，而不增加半导体芯片的面积。
图1为根据本发明实施例1的半导体集成电路器件的平面图。
图2为根据本发明实施例1的开关电路的电路图。
图3为根据本发明实施例1的另一开关电路的电路图。
图4为根据本发明实施例2的开关电路的电路图。
图5为根据本发明实施例2的开关电路的电路图。
图6为根据本发明实施例3的开关电路的电路图。
图7为根据本发明实施例4的半导体集成电路器件的平面图。
图8为常规的半导体集成电路器件的平面图。
图9为常规的开关元件的电路图。
优选实施例为了实现以上目的，根据本发明的半导体集成电路器件具有用于划分一个集成电路的多个块、将两种电源电位中的一种提供到每个块的电源接线、以及连接至少两个电源接线的开关电路，由此可以抑制块与块的电源电位变化以及到达每个块的电源电位的电压降。
由于根据本发明的开关电路设置在至少两个块的之间或附近，因此可以避免所不需要的电源接线周围的拉线(drawing-around)，并且开关电路的排列区可以最小化，由此可以抑制由于插入开关电路造成的半导体芯片总面积的增加。
根据本发明的开关电路具有连接到电源接线的电源连接端子、控制电源连接端子连接状态的电源连接部分、以及控制电源连接部分的控制电路，由此仅通过控制电路就可以控制电源连接端子的连接状态。
根据本发明的控制电路具有控制端子和NAND(与非)电路，由此仅通过控制控制端子就可以控制电源连接端子的连接状态。
根据提供到各块的电源电位的状态，排列根据本发明的控制电路以控制电源连接部分，由此可以控制电源连接部分，而不用提供由外部到控制电路的额外接线。
排列根据本发明的控制电路，以根据块与块的电信号控制电源连接部分，除非电信号由一侧上的块输出，由于电源连接部分没有连接到电源接线，由此抑制了功耗。
由于P型MOS晶体管用于形成根据本发明的电源连接部分，因此可以用更少量的元件形成开关电路，由此可以减少半导体芯片的面积。
传输(transfer)门用于形成根据本发明的电源连接部分。
根据本发明，即使当至少一个块处于休眠模式状态时，经由休眠模式状态中的块和操作中的块之间的开关电路，电源可以由休眠模式状态中的块提供到操作中的块。
根据本发明，由于至少两个块由控制块控制的存储块和控制块形成，因此可以抑制在大的存储块中产生电压降。
根据本发明的开关电路具有连接到电源接线的电源连接端子、控制两个电源连接端子连接状态的电容生成部分、控制电容生成部分连接到电源连接端子的状态的控制电路、控制电容生成部分状态的第一控制端子、以及控制电容生成部分连接到电源连接端子的第二控制端子，由此栅极电容可以形成在电容生成部分中，由此电源电位可以稳定地提供到每个块，同时不需要再提供用于稳定电源的电容单元。由此，可以抑制块与块的电源电位变化以及电压降。
根据本发明的开关电路具有连接到电源接线的电源连接端子、用于控制两个电源连接端子连接状态的电容生成部分、以及控制电容生成部分连接到电源连接端子的状态的控制电路，由此使得电源连接端子能够共同保持(hold)控制电容生成部分状态的控制端子以及控制电容生成部分与电源连接端子之间的连接的控制端子，由于可以省却除电源连接端子之外的任何其它元件，由此可以减少元件的数量以及半导体芯片的面积。而且，由于可以在电容生成部分中形成栅极电容，因此电源电位可以稳定地提供到每个块，而不需要再提供用于稳定电源的电容单元。由此，可以抑制块与块的电源电位变化以及电压降。
传输门电路可用于形成根据本发明的电容生成部分。
传输门电路也可用于形成根据本发明的控制电路。
由于本发明是使用半导体集成电路器件的电子设备，因此可以降低功耗。
下面参考附图介绍本发明的各实施例。
(实施例1)
图1为根据本发明的实施例1的半导体集成电路器件的平面图；图2为根据其实施例1的开关电路图。
如图1所示，半导体集成电路器件包括形成在半导体芯片1上作为块2、3和4的集成电路、用于从半导体芯片1的外部提供电源电位的馈线端子5、6、7、8、9和10、用于将来自馈线端子5、6、7、8、9和10的电源电位提供到块2、3和4的相互独立的电源接线11、12和13、以及用于连接电源接线11、12和13中至少两个的开关电路14和15。
如图2所示，每个开关电路14和1 5包括连接到电源接线11、12和13的任何一个的电源连接端子16、17、18和19、作为控制电源连接端子16、17、18和19的连接状态的电源连接部分的P型MOS晶体管20和21、作为控制P型MOS晶体管20和21的控制电路的NAND电路22、以及作为连接到NAND电路22的输入端子的控制端子23和24。
在图1和图2中，进而，电源接线11用于连接块2和馈线端子5、6和7；电源接线12用于连接块3和馈线端子8和9；电源接线13用于连接块4和馈线端子10。
开关电路14设置在块2和块3之间；电源连接端子16和17与控制端子23连接到电源接线11；电源连接端子18和19与控制端子24连接到电源接线12。
另一方面，开关电路15设置在块2和块4之间；电源连接端子16和17与控制端子23连接到电源线11；电源连接端子18和19与控制端子24连接到电源接线13。
在开关电路14和15中，NAND电路22的输出端子连接到P型MOS晶体管20和21的栅极；P型MOS晶体管20和22的源极-漏极分别连接到电源连接端子16、17、18和19。
采用以上布局，电源电位VDD经由电源接线11和13提供到块2和块4；地电位GND经由电源接线12提供到块3。
此时，电源电位VDD由控制端子23和24输入到开关电路15的控制端子22，地电位GND由此输出。由此，P型MOS晶体管20和21导通，从而电源接线11与电源接线13相连。
另一方面，对于开关电路14的NAND电路22，电源电位VDD由控制端子23提供，地电位GND也由控制端子24提供，同时，从其中的NAND电路22输出电源电位VDD。由此，P型MOS晶体管20和21截止，从而电源接线11与电源接线12不相连。
换句话说，块2和块4处于连接状态，而块2和块3处于未连接状态。
当电源电位VDD提供到希望连接的块2和块4的电源接线11和13时，经由开关电路15块与块电源接线变得可连接；换句话说，通过仅将必需的块切换成操作状态，降低功耗的尝试变得可行。
因此，经由开关电路15，通过其它的电源接线11或其它的电源接线13，可以补偿从馈线端子5，6，7和10一直到电源连接端子16、17、18和19在块中造成的电压降，由此可以将稳定的电源电位提供到块。
通过在块之间设置开关电路15，使如此连接的块2和块4的电源电位变得稳定以抑制块与块的电源电位变化。而且，避免了所不需要的电源接线的周围的拉线，并且开关电路的排列区可以最小化，由此可以抑制半导体芯片面积的增加。
由于块与块电源电位的不连续点是可消除的，可以容易地进行半导体芯片操作的时序检验。
由于根据本发明的该实施例NAND电路22和控制端子23和24用于形成具有连接到电源接线11、12和13的控制端子23和24的控制电路，因此通过仅控制控制端子23和24就可以使电源连接端子的连接可控制，而且不必提供从外部到控制电路的额外接线，就可以控制P型MOS晶体管20和21。
虽然已经提到下列情况取决于根据本发明该实施例的提供到块的电源电位的状态，通过控制电路(NAND电路22和控制端子23和24)控制作为电源连接部分的P型MOS晶体管20和21，但是可以用信号检测部分代替控制电路制成另一种布局，其中当电信号由一个块传送到另一块时，通过信号检测部分检测信号以便将块与块的关系切换为连接状态，由此通过将电源电位提供到块则可以连接电源连接端子。可以制成又一种布局，以便通过从外部将控制信号引入到控制端子23和24来控制P型MOS晶体管20和21。
虽然借助根据本发明本实施例的例子在每个开关电路14和15中示出了两个P型MOS晶体管，但是可以采用仅一个或多于一个的P型MOS晶体管。
而且，可以使用传输门电路25和26以及反相器27代替P型MOS晶体管20和21形成图3所示的根据本发明本实施例的开关电路14和15的每一个，并且可以获得相同的效果。而且，也可以使用用于该目的的其它类型的栅极。
(实施例2)图4涉及根据本发明实施例2在电容生成部分中形成开关电路的情形，其中除开关电路之外与图1中类似的结构元件给出了类似的参考数字并省略了相应说明。
如图4所示，每个开关电路14和15包括连接到电源接线11、12和13的任何一个的电源连接端子101、102、103和104、作为控制电源连接端子101、102、103和104连接状态的电容生成部分的传输门电路105和106、作为用于控制传输门电路105和106连接到电源连接端子101、102、103和104状态的控制电路的AND电路107、108、109和110、用于控制传输门电路105和106状态的第一控制端子111、控制传输门电路105和106连接到电源连接端子101、102、103和104的第二控制端子112、以及反相器113。
在图1和图4中，进而，开关电路14设置在块2和块3之间；电源连接端子101和102以及第一控制端子111连接到电源接线11；电源连接端子103和104连接到电源接线12。
另一方面，开关电路15设置在块2和块4之间；电源连接端子101和102以及第一控制端子111连接到电源接线11；电源连接端子103和104连接到电源接线13。
在开关电路14和15中，AND电路107和108一侧上的输入端子连接到电源连接端子101和102；AND电路107和108另一侧上的输入端子连接到第二控制端子112；输出端子连接到传输门电路105和106的源极或漏极。而且，AND电路109和110一侧上的输入端子连接到电源连接端子103和104；AND电路109和110另一侧上的输入端子连接到第二控制端子112；AND电路109和110的输出端子连接到传输门电路105和106的源极或漏极。
进一步，在开关电路14和15中，传输门电路105和106的N型MOS晶体管的栅极连接到第一控制端子111。
采用以上布局，经由电源接线11和13，电源电位VDD由馈线端子5，6，7和10提供到块2和块4；经由电源接线12，地电位GND由馈线端子8和9提供到块3。此外，地电位GND提供到开关电路14的第二控制端子112；电源电位VDD提供到开关电路15的第二控制端子112。
对于开关电路15的AND电路107、108、109和110，电源电位VDD从电源连接端子101、102、103和104以及从第二控制端子112提供，然后作为电源接线11和13的电位的电源电位VDD由此输出。传输门电路105和106导通，由此连接电源接线11和电源接线13。换句话说，块2和块4处于连接状态。
进而，经由开关电路15通过其它的电源接线11或其它的电源接线13，可以补偿由馈线端子5，6，7和10一直到电源连接端子101、102、103和104在块中造成的电压降，由此可以将稳定的电源电位提供到块。
通过在块之间设置开关电路15，使如此连接的块的电源电位变得稳定以抑制块与块的电源电位变化。而且，避免了所不需要的电源接线的周围的拉线，并且开关电路的排列区可以最小化，由此可以抑制半导体芯片面积的增加。
由于连续地连接了各块而块与块电源电位没有任何变化，因此可以容易地进行半导体芯片操作的时序检验。
另一方面，对于开关电路14的AND电路107和108，由电源连接端子101和102提供电源电位VDD，由第二控制端子112提供地电位GND，并且由其中的AND电路输出地电位GND。而且，由电源连接端子103和104和第二控制端子112向AND电路109和110提供地电位GND，从AND电路输出地电位GND。传输门电路105和106的N型MOS晶体管的源极-漏极以及衬底保持地电位GND，并且由于电源接线11的电源电位VDD施加到栅极，在传输门电路105和106的N型MOS晶体管的栅极氧化膜的下面生成栅极电容。
因此，开关电路14截止，尽管电源接线11和电源接线12没有连接，由于生成了栅极电容，因此可以稳定块2的电源电位。换句话说，即使处于截止状态，通过使栅极电容生成，也可以有效地利用开关电路。
由于如上所述作为电容生成部分的传输门电路105和106用于开关电路14和15，因此可以生成栅极电容，由此将电源电位稳定地提供到每个块。
进而，通过使开关电路14和15具有电容生成功能，不需要额外地提供此前提供的电容单元用于稳定电源电位。由于元件的数量降低，从而由此减少了半导体芯片的面积。
即使根据本发明的该实施例改变提供到电源接线11、12和13以及第二控制端子112的电源电位值，也可以根据电源接线的电位的状态以及具有可实现的相同效果的第二控制端子的状态来连接电源接线并生成栅极电容。
在根据本发明的本实施例的开关电路14和15中，传输门电路可以用做AND电路107、108、109和110。而且，如图5所示，代替AND电路107、108、109和110，传输门电路201和202、反相器203以及接线可以用于形成具有可实现的相同效果的开关电路。而且，可以使用用于该目的的任何其它栅极。
虽然借助根据本发明本实施例的例子，在每个开关电路14和15中示出了两个P型MOS晶体管，但是可以采用仅一个或多于一个的P型MOS晶体管。
(实施例3)图6示出了根据本发明实施例3的开关电路布局，其中，除开关电路之外的图1中类似的结构元件给出了类似的参考数字并省略了相应说明。
如图6所示，每个开关电路14和15包括连接到电源接线11、12和13的任何一个的电源连接端子301、302、303和304、作为用于控制电源连接端子101、102、103和104连接状态的电容生成部分的传输门电路305和306、作为用于控制传输门电路305和306到电源连接端子301、302、303和304的连接状态的控制电路307和308的传输门电路、以及反相器309和310。
在图1和图6中，开关电路14设置在块2和块3之间；电源连接端子301和302连接到电源接线11；电源连接端子303和304连接到电源接线12。
另一方面，开关电路15设置在块2和块4之间；电源连接端子301和302连接到电源接线11；电源连接端子303和304连接到电源接线13。
在开关电路14和15中，传输门电路305和306的N型MOS晶体管的栅极连接到电源连接端子301和302；控制电路303和304的N型MOS晶体管的栅极连接到电源连接端子303和304。
传输门电路305和306的漏极或源极连接到电源连接端子303和304；它们的另一极连接到控制电路307和308的N型MOS晶体管的漏极或源极。对于控制电路307和308的N型MOS晶体管的漏极或源极，那些没有连接到传输门电路305和306的漏极或源极连接到电源连接端子301和302。
采用以上布局，电源电位VDD经由电源接线11和13提供到块2和块4；地电位GND经由电源接线12提供到块3。
此时，由于N型MOS晶体管的漏极和源极为电源电位VDD，开关电路15的传输门电路305和306导通，从而电源接线11与电源接线13相连。换句话说，块2和块4处于连接状态。
因此，经由开关电路15，通过其它的电源接线11或其它的电源接线13，可以补偿从馈线端子5，6，7和10一直到电源连接端子301、302、303和304在块中造成的电压降，由此可以将稳定的电源电位提供到块。而且，可以抑制由电压降造成的功耗。
由于通过在块之间设置开关电路15，如此连接的块的电源电位变得稳定，因此可以抑制块与块电源电位的变化。而且，由于块与块电源电位的不连续点可消除，可以容易地进行半导体芯片操作的时序检验。
另一方面，由于电源接线12的地电位GND施加到N型MOS晶体管的栅极，因此开关电路14的控制电路307和308截止。而且，传输门电路305和306的N型MOS晶体管的源极-漏极以及衬底保持地电位GND，并且由于电源接线11的电源电位VDD施加到栅极，在传输门电路305和306的N型MOS晶体管的栅极氧化膜的下面生成栅极电容。
因此，开关电路14截止，并且尽管电源接线11和电源接线12没有连接，由于生成了栅极电容，因此可以稳定块2的电源电位。
由于如上所述作为电容生成部分的传输门电路305和306用于开关电路14和15，因此可以生成栅极电容，由此将电源电位稳定地提供到每个块。
进而，通过使开关电路14和15具有电容生成功能，不需要额外地提供此前提供的电容单元用于稳定电源电位。由于元件的数量降低，从而由此减少了半导体芯片的面积。
根据本发明的本实施例，由于使得电源连接端子301、302、303和304能够共同保持用于控制图5中电容生成部分状态的第一控制端子111以及用于控制电容生成部分和电源连接端子之间的连接的第二控制端子112，由此可以降低元件的数量。
(实施例4)图7示出了本发明的实施例4，其中与图1中类似的结构元件给出了类似的参考数字并省略了相应说明。
如图7所示，作为形成在图1所示的半导体芯片1上的块2、3和4的集成电路可以用控制块401以及由控制块控制的存储块402和403代替。
这种情况下，证实可以有效地抑制在大面积存储块402和403中产生的电压降。
而且，由于经由开关电路读取/写入存储器和控制块401可以连接在一起，因此可以实现降低功耗。
顺便提及，根据本发明的以上实施例，即使当至少一个块处于休眠模式状态时，也就是，在这种状态，即虽然提供了电源电位但没有进行块与块信号交换，经由开关电路电源可以提供到操作的块。
虽然根据本发明的以上实施例，例如VDD和地电位GND称做两种电源电位，但是可以采用任何两种电源电位。
根据本发明的以上实施例，虽然指出了一到三个馈线端子对应各块的情况，但是仅通过一个馈线端子显然可以抑制电源电压变化。而且，可以提供不少于三个馈线端子并且在这种情况可以进一步减少电压降。
根据本发明的以上实施例，就不增加半导体芯片的面积来说，作为形成在半导体芯片1上的块的集成电路的数量可以为2或更多，并且以对应于块的数量的方式提供所需要数量的开关电路。
在上述根据本发明各实施例的半导体集成电路器件用于如个人计算机的电子设备的情况中，由于仅操作需要的部分并且由于稳定的电源电压可以提供到半导体集成电路器件，因此可以提供可抑制功耗的电子设备。
根据本发明的半导体集成电路器件不仅具有抑制块与块电源电位变化的效果，而且具有抑制一个块中电源电位的电压降，同时没有增加半导体芯片的面积的效果，由此可用于抑制块与块的电源电压等。
权利要求
1.一种半导体集成电路器件，被分成包括第一块和第二块的多个块，包括第一电源接线，将电源电位提供到所述第一块；第二电源接线，将电源电位提供到所述第二块；以及开关电路，设置在所述第一电源接线和所述第二电源接线之间，并用于确定是否连接所述第一电源接线和所述第二电源接线。
2.根据权利要求1的半导体集成电路器件，其中，仅经由所述开关电路，所述第一电源接线连接到所述第二块；仅经由所述开关电路，所述第二电源接线连接到所述第一块。
3.根据权利要求2的半导体集成电路器件，包括第一馈线端子，用于经由所述第一电源接线将电源提供到所述第一块，以及第二馈线端子，用于经由所述第二电源接线将电源提供到所述第二块。
4.根据权利要求1的半导体集成电路器件，其中，所述开关电路设置在所述第一块和所述第二块之间。
5.一种半导体集成电路器件，其中，所述开关电路具有第一电源连接端子，连接到所述第一电源接线；第二电源连接端子，连接到所述第二电源接线；电源连接部分，用于控制所述第一电源连接端子和所述第二电源连接端子的连接状态，以及控制部分，用于控制所述电源连接部分。
6.根据权利要求5的半导体集成电路器件，其中，所述控制部分具有NAND电路。
7.根据权利要求5的半导体集成电路器件，按照提供到所述第一块和/或所述第二块的电源电位的状态的比例，所述控制部分控制所述电源连接部分。
8.根据权利要求5的半导体集成电路器件，其中，响应于所述第一块和所述第二块之间交换的电信号，所述控制部分控制所述电源连接部分。
9.根据权利要求5的半导体集成电路器件，其中，所述电源连接部分由P型MOS晶体管形成。
10.根据权利要求5的半导体集成电路器件，其中，所述电源连接部分由传输门电路形成。
11.根据权利要求1的半导体集成电路器件，其中，所述第一块和所述第二块中的至少一个可以设置为休眠模式。
12.根据权利要求1的半导体集成电路器件，其中，所述第一块为控制块；所述第二块为由该控制块控制的存储块。
13.根据权利要求5的半导体集成电路，其中，在所述第一电源接线和所述第二电源接线没有连接的情况下，所述电源连接部分形成电容。
14.根据权利要求5的半导体集成电路，其中，在所述第一电源接线和所述第二电源接线没有连接的情况下，所述电源连接部分是用于形成电容的传输门电路。
15.根据权利要求14的半导体集成电路，其中，所述控制部分具有连接到用于形成所述电容的所述传输门电路的传输门电路。
16.使用权利要求1的半导体集成电路器件的电子设备。
全文摘要
要抑制多个集成电路之中产生的电源电位变化以及到达每个块的电源电位的电压降。一种半导体集成电路器件，提供有作为块2－4的集成电路、用于从馈线端子5－10向块2－4提供电源电位V
文档编号H01L21/822GK1585127SQ200410079439
公开日2005年2月23日 申请日期2004年8月23日 优先权日2003年8月21日
发明者岸下景介 申请人:松下电器产业株式会社