专利名称：在半导体器件中形成接触的方法
技术领域：
本发明涉及一种制造半导体器件的方法。且具体而言，涉及一种在半导体器件中形成接触的方法，其能够避免由用于形成储存节点接触的层间压应力差异所引起的举升(lifting)现象。
背景技术：
一般来说，当半导体器件已经高度地集成化时，图形之间的距离与光致抗蚀剂厚度也越来越小。此种光致抗蚀剂的厚度之减少削弱了作为当氧化物层或其它类型的层被蚀刻在形成具有高纵横比的接触孔或自我对准的接触孔的期间内使用的掩模的光阻的功能。
为了解决这种削减光致抗蚀剂功能的问题，有必要去形成一种硬掩模，其能够提供对于氧化物层或其它类型的层具有高蚀刻选择性的光致抗蚀剂。
在此时，假如硬掩模通过使用氮化硅而形成，当氮化硅层通过应用一使用炉子之低压化学汽相沉积(LP-CVD)方法被沉积时，包含较少氢容量的氮化硅层具有比硅高的热膨胀系数。
因此，在氮化硅层在高温被沉积，然后被冷却于室温之后，该氮化硅具有一相对于包括硅基版的底部层的高张应力。因此，于用以形成栅电极结构之蚀刻制程或后热制程之后，栅电极结构变的向上举升或栅电极结构的中间部分变的破碎。
当具有比硅高的张应力的金属硅化物被用作下电极材料时或当一热制程被执行在比起在氮化硅层中高的沉积温度时，这些不正常的现象被较频繁地观察到。
同时，由应用化学气相沉积(CVD)使用等离子体方法所沉积的氮化硅层经由一气相反应而被形成，该气相反应由于等离子体的支持在从400℃至500℃的温度处而引起的。在本案中，系由CVD方法所形成的氮化硅层具有与由LP-CVD方法沉积的氮化硅层不同的成分与特性。举例来说，由CVD方法所形成的氮化硅层包含比起LP-CVD方法所沉积的氮化硅层来说高的多的氢含量。因此，由CVD方法所沉积的氮化硅层具有相对于硅的高压应力，造成上述不正常现象以较低的频率发生。
然而，与LP-CVD所沉积氮化硅层比较起来，该由CVD方法所沉积之氮化硅层可能引致瑕疵图形的产生，或者是栅电极之间的电短路，其由作为介于该栅电极之间的绝缘层的氮化硅层的所减弱的功能。
为了解决这些问题，一种被提出的途径是去增加被用作为硬掩模的氮化硅层的厚度。这种氮化硅层厚度的增加氮化硅层对蚀刻制程的抵抗力。然而，栅电极蚀刻目标高度亦是成比例的增加，且因此，困难的是在进行用以形成栅电极之蚀刻制程与在进行之后的间隙填充过程、曝光过程以及平坦化过程，这是由于在蚀刻制程后明确的栅电极结构之间的高度差。
图1A与1B是扫瞄电子显微术的显微图，描绘一用以形成一储存节点接触的堆叠结构的举升现象。具体而言是图1A与1B显示全举升堆叠结构。
在此，该堆积结构包括层间电介质(ILD)层、一硬掩模、一缓冲氧化物层、一衬垫(spacer)、一插塞。该ILD层、该硬掩模、该缓冲氧化物层、该衬垫以及该插塞分别由高密度等离子体(HDP)氧化物、等离子体增强氮化物、未掺杂的硅酸盐玻璃(USG)、低压氮化物以及多晶硅制成。
如图1A与1B显示，在有源区域中的边缘显现的上述堆积层的异常被观察于整个区域中。也就是举升现象发生之区域变得扩张的情形，更指出由集中离子束(FIB)产生的损伤区域系连续地出现。
图2为描绘在分裂测试中部分举升的堆叠结构的SEM的显微图。具体而言，图2A显示可归因于由FIB器件所产生的弱损伤的堆叠结构的局部举升。
在此，该堆叠结构还包括层间电介质(ILD)层、一硬掩模、一缓冲氧化物层、一衬垫、一插塞。该ILD层、该硬掩模、该缓冲氧化物层、该衬垫以及该插塞分别由高密度等离子体(HDP)氧化物、等离子体增强氮化物、未掺杂的硅酸盐玻璃(USG)、低压氮化物以及多晶硅制成。
在高度集成器件中，如80nm半导体器件，用以形成接触孔的光致抗蚀剂的厚度不足的问题经由一硬掩模与一缓冲氧化物层之应用而被解决。然而，该硬掩模的使用可能减少一应力，其又引起目标结构被举升。此举升现象可能更会造成器件故障。
发明内容
因此，本发明的目的在于提供一种用以在半导体器件中形成接触的方法，其通过形成具有不同堆叠结构的用于形成接触的目标层，能够避免一目标层由于在所述目标层之间的压应力差异被举升。
根据本发明的一个方面，提出一种方法，用以在半导体器件中形成接触，包括下列步骤在基板上形成位线；在包括位线与该基板的基板结构上形成一由高密度等离子体氧化物制成的氧化物层；在该氧化物层上形成一硬掩模；以及执行一蚀刻制程，用以形成一储存节点接触，其中该蚀刻制程在位线、该氧化物层与该硬掩模形成一预定厚度与预定张应力后被执行，使得该位线、该氧化物层与该硬掩模层的总压应力值少于举升现象的临界值。
参照结合附图给出的优选实施例的以下描述，将较好地理解本发明的以上和其它目的和特点。
图1A至1B为扫描式电子显微术(SEM)的显微图，描绘用以形成接触的传统的堆叠结构的全举升；[21]图2为SEM的显微图，描绘在分裂测试中一传统堆叠结构的局部举升；[22]图3A至3C为一剖面图，用以显示根据本发明一较佳实施例的一种用以形成半导体器件中的接触的方法；并且[23]图4A与4B为SEM的显微图，显示根据本发明一较佳实施例的一种没有举升现象的堆叠结构。
具体实施例方式根据本发明一较佳实施例，用于形成半导体器件中的接触的方法将根据附图来仔细地解说。
本发明的较佳实施例用以通过形成具有不同堆叠结构的对应力稳定的目标层来解决由目标层间应力差异引起的举升现象的问题。
应指出，当应力强度因子(Kc)的值大于引起举升现像的临界值(Kic)时发生举升现像。再者，硬币(coin)形状的举升是由整个堆叠结构的显著的压应力引起的。也就是，硬币形状的举升可被视为由压应力所引起的翘曲(buckling)。
更具体而言，应力强度因子(Kc)可被表达为Kc＝σthk等式1[28]在此，提到的标示”σ”与”thk”表示来自堆叠结构层的应力以及堆叠结构层的厚度。计算每一层的应力强度因子(Kc)，并将这些计算的值加在一起以获得堆叠结构的总应力强度因子(Kc)值。
随着总应力强度因子(Kc)值越为正，该堆叠结构会变得更加不会出现硬币形状的举升。因此，如等式1所示，该举升现象的发生率能通过控制来自堆叠结构的应力与堆叠结构的目标层的厚度来抑制。
下面表1是显示用以形成储存节点接触(SNC)的堆叠结构的层的应力强度因子(Kc)值。具体而言，堆叠结构的缓冲氧化物层与硬掩模分别由未掺杂的硅酸盐玻璃(USG)与等离子体增强氮化物制成。
表1
(其中Layers of Stack Structure堆叠结构的层；Thinkness厚度；Stress应力)[31]如表所示，应力强度(Kc)因子值的总和表明该堆叠结构不具有对举升的稳定性。
下面表2显示堆叠结构的应力强度因子(Kc)值，该堆叠结构包括在表1描述的相同层，除了缓冲氧化物层与一硬掩模分别是由未掺杂硅酸盐玻璃(USG)与等离子体强化氮化物制成。
表2
(其中Layers of Stack Structure堆叠结构的层；Thinkness厚度；Stress应力)
如表所示，应力强度因子(Kc)值的总和表示堆叠结构对于举升亦不具稳定性。
下面表3提供了堆叠结构的应力强度因子(Kc)，该堆叠结构包括如表1所描述的相同层，除了未使用由未掺杂的硅酸盐玻璃(USG)所制成的缓冲氧化物层，以及硬掩模是由多晶硅所制成。
表3
如表所示，应力强度因子(Kc)值的总和表明该堆叠结构具有对举升的稳定性。
下面表4提供堆叠结构的应力强度因子(Kc)值，该堆叠结构包括如表1的相同层，除了用以形成SNC的硬掩模未被使用。
表4
(其中Layers of Stack Structure堆叠结构的层；Thinkness厚度；Stress应力)[37]如该堆积层的应力强度因子(Kc)值的总和所示，当不形成该硬掩模时，该堆叠结构易受该举升影响。
如下表5显示一种堆叠结构的应力强度因子(Kc)值，该堆叠结构包括表1所描述的相同层，除了缓冲氧化物层与硬掩模未被使用。
表5
(其中Layers of Stack Structure堆叠结构的层；Thinkness厚度；Stress应力)[39]如图所示，该应力强度因子(Kc)值的总和表明该堆叠结构具有对举升的稳定性。然而，如上所述，因为表5的总应力强度因子(Kc)值少于表3的值，没有硬掩模的该堆叠结构对于举升具有比起如表3中所描述的堆叠结构弱的稳定性。
接下来，一种用以形成在半导体器件中的储存节点接触的方法将根据较佳实施例而描述。
图3A与3C为剖面图，其显示一种根据本发明一较佳实施例用以形成于半导体器件中具有一堆叠结构的储存节点接触的方法。
参考图3A，在基板41上形成一底部图案42与一层间绝缘层43。在该层间绝缘层43上形成一位线材料与位线硬掩模材料，其选择性地被图案化以形成多数个位线44与多数个位线硬掩模45。
虽然未在图中显示，在形成多数个位线44的过程中，在层间绝缘层43上形成Ti与TiN的位线阻挡金属层。在此例中，位线阻挡金属层的厚度范围约从100至约1000。
再者，在钨作为位线的材料的情况下，该位线材料形成的厚度范围为300至约1000。用以形成位线44的蚀刻制程是在压力约20mTorr至约70mTorr，功率约为300W至约1000w，通过使用由SF6，BCl3，N2与Cl2的蚀刻气体来进行的。
该位线硬掩模45由氮化物制成且厚度范围约2000至约4000。用以形成该位线硬掩模45的蚀刻制程在压力约20mTorr至约70mTorr，以及功率约从300W至1000W，通过使用CF4，CHF3，O2与Ar的蚀刻气体来进行。
接下来，在上述结果的基板结构上形成用以形成位线衬垫的氮化物层，然后执行蚀刻制程与清洁制程以在每一位线结构的侧壁形成位线衬垫46，该位线结构包括位线44与该位线硬掩模45。在此，氮化物层的厚度范围约从50至150。
之后，在该结果基板结构上形成用以绝缘上述位线44的层间电介质(ILD)层47。在此，通过使用HDP氧化物形成层间电介质(ILD)层47且其厚度范围约从5000至约10000。之后，在该层间介电层47上形成用以形成使用在储存节点接触中的硬掩模的多晶硅层48。
然后，一储存节点接触掩模49通过执行一连串制程而形成，包括一钥开(key open)掩模、一钥开蚀刻制程、一光致抗蚀剂除去制程与一清洁制程。
参考图3B，如图3A所示的该多晶硅层48通过另一个蚀刻制程被图案化，由此获得硬掩模48A。然后，之后，该储存节点接触掩模49被移除。通过使用硬掩模48A蚀刻层间介电层47，以形成多个储存节点接触孔50。
在此时，用以形成该硬掩模48A的蚀刻制程通过使用C2F6，HBr，Cl2，Ar与He的蚀刻气体被执行。再者，该蚀刻制程在压力范围约从5mTorr至约20mTorr以及功率约从80W至500W下进行。
再者，对于用以形成储存节点接触孔50的蚀刻制程，使用C4F8，C5F8，C4F6，CH2F2，Ar，O2，Co与N2的蚀刻气体。该蚀刻制程在压力范围约从15mTorr至约50mTorr以及功率约从1000W至2000W下进行。
此外，在储存节点接触掩模49被移除后，一清洁制程被执行以移除由上述蚀刻制程所生产的聚合物。此时，该清洁制程使用H2SO4与H2O2的混合溶液或通过以约1至约300的比例混合HF与NH4F所获得的缓冲氧化物蚀刻剂(BOE)。
参考图3C，在该储存节点接触孔50上形成用以形成衬垫的低压氮化物。在此时，该低压氮化物层的厚度范围约为100至500。然后，该低压氮化物层受到蚀刻制程与清洁制程，由此获得在储存节点接触孔50的横侧(lateral sides)上的衬垫51。在此，CF4，CHF3，Ar与O2蚀刻气体被使用在用以形成衬垫51的蚀刻制程中。再者，该蚀刻制程在压力范围约30mTorr至约60mTorr以及功率范围从1000W至约1800W下进行。
在衬垫51形成之后，一储存节点接触插塞材料被形成厚度约从1500至约3000。在此，该储存节点接触插塞材料为多晶硅。储存节点接触插塞材料被回蚀刻以形成多个储存节点接触插塞52。再者，在执行用以形成储存节点接触插塞52的回蚀刻制程的过程中，在单元区域(cellregion)以及外围电路区域所剩余的硬掩模48A则被移除。
根据本发明的较佳实施例，在线宽约80nm的半导体器件中，因为光致抗蚀剂厚度的减少，当储存节点接触形成时硬掩模被应用。再者，用以形成储存节点接触的这些堆积层是在仔细考虑张应力的情况下被形成的。结果，有可能解决由设置在该硬掩模顶部与底部的层应力之间的差异导致的举升问题。图4A与4B为扫描电子显微术(SEM)的显微图，显示根据本发明一较佳实施例的堆叠结构中未观察到举升现象。
根据本发明一较佳实施例，通过考虑来自用于形成储存节点接触的堆叠结构的层的张应力形成硬掩模，有可能避免由上述举升现象引起的在半导体器件上所产生的缺陷。这种效果会进一步导致增加半导体器件的可靠度与产出，以及提供对必要制程的稳定性。
本发明包含与2004年1月13日向韩国专利局申请的专利申请KR2004-0002305相关的的主题，在此参考引用其全部内容。
虽然已参考相关优选实施例对本发明进行了描述，对于本专业技术人员来说，很明显可在不脱离如权利要求所限定的精神和范围的情况下进行不同的变化和改进。
权利要求
1.一种在半导体器件中形成接触的方法，包括下列步骤在基板上形成位线；在包括所述位线与所述基板的基板结构上形成由高密度等离子体(HDP)氧化物制成的氧化物层；在所述氧化物层上形成一硬掩模；以及执行一蚀刻制程，用以形成一储存节点接触，其中该蚀刻制程在该位线、该氧化物层与该硬掩模被形成具有预定厚度与预定张应力后被执行，使得该位线、该氧化物层与该硬掩模层的总压应力值小于举升现象的临界值。
2.根据权利要求1的方法，其中，通过使用钨所形成所述位线。
3.根据权利要求2的方法，其中，所述位线的厚度范围为从约300至约1000。
4.根据权利要求1的方法，其中，所述形成所述位线的步骤还包括使用Ti与TiN形成一阻挡金属层，直到该阻挡金属层的厚度范围为从约100至约1000的步骤。
5.根据权利要求1的方法，其中，通过执行一蚀刻制程形成所述位线，所述蚀刻制程使用SF6，BCl3，N2与Cl2的蚀刻气体，在范围约从20mTorr至约70mTorr的压力下以及范围约从300W至约1000W的功率下进行。
6.根据权利要求1的方法，进一步包括步骤形成一氮化层，用以在位线上形成位线硬掩模；以及图案化该氮化物层。
7.根据权利要求6的方法，其中，所述氮化物层的厚度范围约为从2000至4000。
8.根据权利要求6的方法，其中，所述氮化物层通过使用CF4，CHF3，O2与Ar的气体，在范围约从20mTorr至约70mTorr的压力下以及范围约从300W至约1000W的功率下被图案化。
9.根据权利要求1的方法，其中，所述硬掩模由多晶硅制成。
10.根据权利要求1的方法，其中，通过执行蚀刻制程形成所述硬掩模，所述蚀刻制程使用C2F6，HBr，Cl2，Ar与He的蚀刻气体，且在压力范围约为从5mTorr至约20mTorr以及功率范围约为从80W至约500W时进行。
11.根据权利要求1的方法，其中，用以形成储存节点接触的蚀刻制程通过使用C4F8，C5F8，C4F6，CH2F2，Ar，O2，Co与N2的蚀刻气体，且在压力范围约为从15mTorr至约50mTorr且功率范围约为从1000W至约2000W时进行。
12.根据权利要求1的方法，其中，在执行用以形成该储存节点接触的蚀刻制程的步骤之后，进一步包括下列步骤在一储存节点接触孔的横侧形成一衬垫；将储存节点接触插塞材料填进所述储存节点接触孔；以及对该储存节点接触插塞材料执行一回蚀刻制程，以由此获得一储存节点接触插塞。
13.根据权利要求12的方法，其中，所述衬垫由低压氮化物制成。
14.根据权利要求12的方法，其中，所述储存节点接触插塞材料为多晶硅。
15.根据权利要求12的方法，其中，所述储存节点接触插塞材料被形成为具有约为从1500至约3000的厚度范围。
16.根据权利要求1的方法，其中，在所述执行回蚀刻制程的步骤，在单元区域及外围区域中剩余的硬掩模被移除。
全文摘要
本发明揭示一种在半导体器件中形成接触的方法，包括下列步骤在基板上形成位线；在包括该位线与该基板的基板结构上形成由高密度等离子体(HDP)氧化物制造的氧化物层；在所述氧化物层上形成硬掩模；以及执行蚀刻制程，用以形成储存节点接触，其中该蚀刻制程在位线、该氧化物层与该硬掩模形成预定厚度与预定张应力后被执行，使得该位线、该氧化物层与该硬掩模层的总压应力值少于举升现象的临界值。
文档编号H01L21/60GK1641855SQ20041008189
公开日2005年7月20日 申请日期2004年12月31日 优先权日2004年1月13日
发明者黄昌渊, 崔奉浩, 金正根 申请人:海力士半导体有限公司