专利名称：垂直dmos晶体管装置、集成电路及其制造方法
技术领域：
本发明一般涉及集成电路技术，并且特定言之，本发明分别涉及一种垂直DMOS(双扩散金属氧化物半导体)晶体管装置、一种包括该DMOS晶体管装置的集成电路及具有该DMOS晶体管装置的集成电路的制造方法。
背景技术：
对于PCS、CDMA和WCDMA系统中的微波功率放大器不断增长的市场需求需要可提供大功率且具有良好线性性能的低成本且便于使用的技术。三到四年前，横向金属氧化物半导体(LDMOS)装置开始取代在基站应用中的双极性装置，且LDMOS因多个原因已经成为基站功率放大器应用中的领先技术。LDMOS装置具有高增益且显示了优越的线性补偿(back-off linearity)。可通过布局轻松地调整击穿电压BVdss来配合不同的应用电压。
将LDMOS晶体管整合到射频BiCMOS工艺中而不影响其它装置的技术在O.Bengtsson、A.Litwin和J.Olsson的“Small-Signal andPower Evaluation of Novel BiCMOS-Compatible Short ChannelLDMOS Technology”，IEEE Transactions on Microwave Theory andTechniques，第51卷，No.3，2003年3月中以及在公开的美国专利申请案第20020055220 A1中有所揭示。此为在完全相同的电路小片上具有多个放大步骤的低成本且更有效的线性集成射频功率放大器开辟了道路。
为使LDMOS晶体管的高频特性最优化，漏极漂移区(drain driftregion)应该沿电流通路具有不均匀的掺杂浓度分配，以漏极接点处的浓度为最高。可在T.M.L.Lai等人的“Implementation of lineardoping profiles for high voltage thin-film SOI devices”，Proceedings of the 7th International Symposium on PowerSemiconductor Devices and ICs，ISPSD′95(IEEE Cat.No.95CH35785)，1995，第315-20页中找到实现此目标的先进方法的实例。
在更常规的高频LDMOS晶体管中，将漂移区分为两个区段，其中向最接近门极区的区段注入最低的n型掺杂剂剂量注入。
此外，在颁予Hutter等人的美国专利第5,071,778号中描述了垂直DMOS晶体管。
发明内容
像这样的LDMOS晶体管占据了相当大的面积。此外，被最优化以用于高频操作的LDMOS晶体管不是难以整合到标准的BiCMOS工艺中就是为此过程增加了很大的复杂性。特别是，将难以对扩大的漏极区执行最优化，这样导致了成本更高。
先前技术的垂直DMOS晶体管并没有被最优化以用于高频操作。阱区的掺杂级并不适用于高频操作。如果增加阱区的掺杂级，那么每单位面积的寄生结电容将会增加。
因此，本发明的一个目的是在集成电路中，尤其是在用于无线电射频应用的集成电路中提供一种垂直DMOS晶体管装置，该DMOS晶体管装置克服了与以上描述的先前技术相关联的问题。
此外，本发明的一个目的是提供一种包含此一DMOS晶体管装置的集成电路。
再此外，本发明的一个目的是提供一种制造包括达成以上目的的垂直DMOS晶体管的集成电路，尤其是用于射频应用的集成电路的方法。
根据本发明，这些目的是由随附的专利权利要求中所主张的垂直DMOS晶体管装置、集成电路和制造方法来达成的。
通过提供一单块集成的垂直DMOS晶体管可获得具有增强的高频特性的DMOS晶体管装置，其中该垂直DMOS晶体管包含一半导体基板；一门极，其包括在门极绝缘层区之上的门极半导体层区；一源极；一漏极，其包括一埋入式漏极区和一漏极接点；以及一沟道区，其排列在该门极区之下；其中该漏极进一步包含一轻掺杂的漏极区，该区在DMOS门极下从该埋入式漏极区延伸向上，并且该沟道区和该轻掺杂的漏极区都排列在一掺杂阱区中，该掺杂阱区的掺杂级较低、较佳是比该轻掺杂的漏极区低几倍。
通过“轻”掺杂的漏极区，应了解，其掺杂级低于埋入式漏极区的掺杂级，但是高于该沟道区和该轻掺杂的漏极区所在的阱区的掺杂级。
该轻掺杂的漏极区较佳具有一有级距的(graded)、尤其是逆级距掺杂分布(retrograde doping profile)。可在BiCMOS或纯CMOS工艺中制造垂直DMOS晶体管，其中该轻掺杂的漏极区可通过选择性注入来形成，例如，与双极性晶体管的二次注入集电极(secondaryimplanted collector，SIC)同时注入或与CMOS阱区同时注入或与以上两者同时注入。
本发明的其它特征及其优点将由以下所给出的本发明的较佳实施例的详细描述和附图1-5而变得显而易见，该等较佳实施例及附图仅以说明性的方式给出且因此并不对本发明起限制性作用。
图1是根据本发明的一个较佳实施例的单块集成的垂直DMOS晶体管装置的高度放大的横截面图。
图2-5是根据本发明的另一较佳实施例，在加工期间的半导体结构的一部分的高度放大的横截面图。
具体实施例方式
图1中以放大的横截面形式展示了根据本发明的第一较佳实施例的垂直硅LDMOS晶体管装置。该DMOS晶体管装置尤其适用于大功率射频应用，其包括P型掺杂的半导体基板11，在该半导体基板11中形成了一n+型掺杂的埋入式DMOS漏极区13。在基板11之上提供了一外延层15，其中形成了一n型掺杂的阱区17。
在该结构之上提供一DMOS门极且使其恰当地横向位于该n型掺杂的阱区17内，该DMOS门极包括一在门极氧化层区25之上的门极多晶硅层区27。在n型掺杂的阱区17中形成一p型掺杂的扩散阱区或沟道袋穴(channel pocket)29以围绕或部分地存在于DMOS门极25、27的下方。在DMOS门极的边缘处，在袋穴29中形成一n+型掺杂的DMOS源极区31。一n+型掺杂的DMOS漏极接点21提供了从结构的表面向下到n+型掺杂的埋入式DMOS漏极区13的连接。譬如浅沟绝缘区19的绝缘区域以一常规方式在DMOS门极/源极区25、27、31和DMOS漏极接点21的横向尺寸上提供了电绝缘。
根据本发明，垂直DMOS晶体管装置的漏极包含一轻n型掺杂的漏极区23，该区在DMOS门极下方从n+型掺杂的埋入式DMOS漏极区13延伸向上。该轻n型掺杂的漏极区23可以以特定距离与袋穴29横向间隔排列以使该沟道的长度由袋穴29和源极区31来设定而非由轻n型掺杂的漏极区23来设定。或者，该轻n型掺杂的漏极区23可在某种程度上重叠于该n+型掺杂的DMOS源极区31上，此是归因于注入的n型种类的漏极区23的侧面扩散。然而，应较佳将此重叠保持最小化，因为此会增加寄生的源极-漏极电容。
轻n型掺杂的漏极区23的目的是为DMOS漏极的漂移区提供有坡度的掺杂分布，以增强DMOS晶体管装置的高频特性。因此，轻n型掺杂的漏极区23有利地具有逆级距掺杂分布。
轻n型掺杂的漏极区23具有一高于n型掺杂的阱区17的掺杂级，该漏极区23可被掺杂为双极性晶体管的普通集电极区。由于大体上在袋穴29下方的该区具有非常低的n型掺杂级，所以寄生源极-漏极电容被最小化。
以上所描述的垂直DMOS晶体管提供了用于射频和微波电路的非常紧凑的高电压及高频装置。可将该装置的制造实施于深亚微米BiCMOS工艺中，而只会增加非常小的工艺难度。或者，可将本发明的垂直DMOS晶体管实施于射频CMOS工艺中，其中只须增加几个附加工艺步骤。
此外，可在一单个电路小片上轻易达成的本发明的垂直DMOS晶体管与LDMOS功率晶体管及类似物、复合信号以及射频BiCMOS或CMOS装置的组合导致了具吸引力的各种电路设计选择，这些都难以以其他方式获得。
请注意，图1中的晶体管装置的布局提供了被源极区31环绕在两侧且定位在中心的门极区25、27。DMOS漏极接点21仅存在于源极区31的一侧上。然而，本发明并非受限于此一设计，但是可应用于任何类型的垂直DMOS晶体管结构。
还应了解，虽然所说明的垂直DMOS晶体管的较佳实施例是n-沟道装置，但本发明并不受限于此方面。本发明对p-沟道装置同样适用。
还应了解，虽然本发明主要针对射频功率硅DMOS装置，但其同样可用于基于硅的集成射频电路中的更小的装置。此外，本发明的DMOS装置可在譬如(例如)SiC、GaAs等的其它材料中实现。
以下将描述用于制造本发明的集成垂直DMOS晶体管装置的较佳实施例。可在BiCMOS工艺中或在纯CMOS工艺中执行制造，且仅向其中增加了几个工艺步骤。许多工艺步骤，例如，包括用于形成阱以及源极和漏极区的离子注入步骤是所属领域的技术人员所熟知的且因而在此将不再描述这些步骤或将仅示意性地说明该等步骤。将主要焦点放在垂直DMOS晶体管是如何形成的。
图2展示了一个包括一个经部分处理过的垂直DMOS晶体管的半导体结构的横截面。参考数字11表示p-型掺杂的硅基板、13表示埋入式n+-型掺杂的层区以及15表示外延硅层。
在外延硅层15中，通过离子注入形成了n-型掺杂的阱区17。形成浅沟绝缘区19以分别围绕一门极/源极区域和一漏极接点区域。在该漏极接点区域中形成n+-型掺杂的漏极接点区21以将埋入式n+-型掺杂的层区连接到该结构的表面上。在BiCMOS或其它双极性工艺中，使n+-型掺杂的漏极接点与npn双极性晶体管的集电极接点插塞(collectorcontact plug)同时形成。所得结构示于图3。
接着，使氧化物33形成——沉积或生长——在该结构之上。在图4中展示了一沉积氧化层。使光阻材料沉积、图案化并蚀刻形成罩35以用于注入n-型掺杂剂37，以产生具有逆级距掺杂分布的轻n型掺杂漏极区23。漏极区33中的必要的掺杂注入将仅在漏极电流通路中执行。
随后移除罩35和氧化物33，并且将门极氧化层和门极多晶硅层沉积、图案化和蚀刻形成门极氧化区25和多晶硅门极区27。
随后，通过注入p型掺杂剂39来形成界定沟道长度的p-型掺杂的阱29，较佳使其与基板表面的法线成一角度倾斜，如图5所示。由此，产生了部分在垂直DMOS晶体管下面的p-型掺杂的阱29。可通过罩来执行离子注入(未图示)。
随后以一常规方式通过经罩进行离子注入来形成源极区31(未图示)。所得结构示于图1。随后可以以此项技术中熟知的方式对该结构进行加工。
轻n-型掺杂的漏极区23的选择性注入可与在BiCMOS工艺中或在双极性工艺中的双极性晶体管的二级注入集电极的注入相同，或与CMOS n-型掺杂的阱区的注入相同。或者，可使用若干注入步骤(例如以上所示的两者)以用来在BiCMOS工艺中形成轻n-型掺杂的漏极区23。
通过利用上文所鉴别的用于形成轻n-型掺杂的漏极区23的选择性注入步骤，可达到预期的有坡度的掺杂分布，因为在深亚微米BiCMOS工艺中，二次注入集电极和CMOS n-型掺杂的阱区都具有所谓的逆级距掺杂分布。
其中仅需加以小的修改后就可以实施本发明的工艺的参考可在O.Bengtsson、A.Litwin和J.Olsson所著的文章、在公开的美国专利申请案第20020055220 A1号和WO 02/091463 A1中找到，其内容以引用的方式并入本文中。
如果在普通的BiCMOS工艺中实施本发明，那么仅需在该工艺中增加一个形成沟道袋穴的注入步骤。如果使用在O.Bengtsson、A.Litwin和J.Olsson所著的文章中所揭示的BiCMOS工艺，那么无需额外的工艺步骤就可以实施本发明。
如果以上文所鉴别的美国专利申请案中所揭示的纯CMOS工艺来实施本发明，那么需要向该工艺中增添形成n+-型掺杂的埋入式漏极区、形成n-型掺杂的阱区、形成n+-型掺杂的漏极接点和注入沟道袋穴的步骤。
权利要求
1.一种单块集成的垂直高频DMOS晶体管装置，其包含一半导体基板(11)，一门极，其包括一在一门极绝缘层区(25)之上的门极半导体层区(27)，一源极(31)，一漏极，其包括一埋入式漏极区(13)和一漏极接点(21)，及一沟道区(29)，其排列在所述门极区之下，其特征在于所述漏极包含一排列在所述门极与所述埋入式漏极区之间的轻掺杂的漏极区(23)及-所述源极(31)、所述沟道区(29)和所述轻掺杂的漏极区(23)都排列在一掺杂的阱区(17)中，其中所述轻掺杂的漏极区具有一比所述阱区更高的掺杂级。
2.如权利要求1所述的垂直DMOS晶体管装置，其中将所述轻掺杂的漏极区(23)排列在与所述沟道区相隔一定的距离处。
3.如权利要求1或2所述的垂直DMOS晶体管装置，其中所述轻掺杂的漏极区(23)具有一逆距掺杂分布。
4.如权利要求1或2所述的垂直DMOS晶体管装置，其中所述轻掺杂的漏极区(23)为一选择性注入区。
5.如权利要求1或2所述的垂直DMOS晶体管装置，其中所述漏极是n-型掺杂的。
6.如权利要求1或2所述的垂直DMOS晶体管装置，其中所述垂直DMOS晶体管为一射频功率晶体管。
7.一种单块集成电路，其包含如权利要求1或2所述的垂直DMOS晶体管装置。
8.一种单块集成的射频电路，其包含如权利要求1或2所述的垂直DMOS晶体管装置。
9.一种制造一包括一垂直DMOS晶体管装置的单块集成高频电路的方法，其包含以下步骤提供一半导体基板(11)，在所述基板中形成一用于所述垂直DMOS晶体管装置的漏极，所述漏极包括一埋入式漏极区(13)和一漏极接点(21)，在所述埋入式漏极区(13)上方形成一掺杂的阱区(17)，在所述掺杂的阱区(17)的上方形成一用于所述垂直DMOS晶体管装置的门极，所述门极包括一在一门极绝缘层区(25)之上的门极半导体层区(27)，在所述掺杂的阱区(17)中形成一用于所述垂直DMOS晶体管装置的沟道区(29)，及在所述掺杂的阱区(17)中形成一用于所述垂直DMOS晶体管装置的源极(31)，其特征在于以下步骤在所述掺杂的阱区(17)中，在所述埋入式漏极区之上与在所述门极之下形成一轻掺杂的漏极区(23)，其中所述轻掺杂的漏极区(23)是以一高于所述掺杂的阱区(17)的掺杂级而形成。
10.如权利要求9所述的方法，其中所述垂直DMOS晶体管装置的所述沟道区(29)是形成于与所述轻掺杂的漏极区相隔一定的距离处。
11.如权利要求9或10所述的方法，其中所述轻掺杂的漏极区(23)是形成以具有一逆级距掺杂分布。
12.如权利要求9或10所述的方法，其中所述漏极是n-型掺杂的。
13.如权利要求9或10所述的方法，其中所述轻掺杂的漏极区(23)是选择性地注入的。
14.如权利要求13所述的方法，其中将所述轻掺杂的漏极区(23)选择性地与一双极性晶体管的一个二次注入集电极(SIC)的注入同时注入。
15.如权利要求13所述的方法，其中将所述轻掺杂的漏极区(23)选择性地与一CMOS阱区的注入同时注入。
16.如权利要求13所述的方法，其中在该形成所述门极的步骤之前，注入所述轻掺杂的漏极区(23)。
全文摘要
一种单块集成的垂直DMOS晶体管装置，其包含一半导体基板(11)；一门极，其包括一在门极绝缘层区(25)上的门极半导体层区(27)；一源极(31)；一漏极，其包括一埋入式漏极区(13)和一漏极接点(21)；以及一排列在该门极区之下的沟道区(29)。该漏极包含排列在门极与埋入式漏极区之间的一轻掺杂的、较佳逆距掺杂的漏极区(23)，并且该源极(31)、该沟道区(29)和该轻掺杂的漏极区(23)排列在一掺杂的阱区(17)中，其中该轻掺杂的漏极区的掺杂级高于该阱区，从而增强垂直DMOS晶体管装置的高频特性。
文档编号H01L21/336GK1612356SQ20041008315
公开日2005年5月4日 申请日期2004年9月29日 优先权日2003年9月30日
发明者A·里特温, J·-E·米勒, H·诺斯特雷姆 申请人:因芬尼昂技术股份公司