专利名称：单一晶体管平面随机存取存储单元的制作方法
技术领域：
本实用新型是有关于一种半导体组件，且特别有关于一种单一晶体管动态随机存取存储单元，此单一晶体管动态随机存取存储单元具有较小的尺寸与较长的电压保存时间。
背景技术：
动态随机存取存储器(Dynamic Random Access Memories，简称DRAM)常用来增加每单位表面积的储存位，且其中以单一晶体管(singletransistor，简称1T)DRAM单元最常用。此单一晶体管动态随机存取存储单元包括一个单一金氧半(MOS)晶体管、一个通栅晶体管(pass transistor)或一个存取晶体管(aceess transistor)，这些晶体管与字符线(word line)接触，而此字符线是用来控制通栅晶体管的开关以使位线(bit line)与储存电容耦合或退耦(decouple)。当储存电容被充电到一预定电压时，此存储单元就会储存一个“1”的状态；当储存电容被充电到一预定低电压时，通常为接地，此存储单元就会储存一个“0”的状态。
存储单元中的电压储存状态“1”会随着时间经由许多种漏电机制变成较低的“0”电压状态(如接地电压)，此现象与静态随机存取存储器(StaticRandom Access Memories，简称SRAM)的充电过程不同，要保留DRAM所储存的数据的唯一方法就是经由更新(refresh)操作来周期性地对数据作读取和重写的动作，尤其在DRAM存储单元尺寸的缩小时，避免漏电以使电荷保存在DRAM单元中相形重要。
有许多漏电机制会影响DRAM单元中所储存的电荷，包括接面漏电流(Junction Leakage)、通栅晶体管启始漏电流或电经由储存电容中的介电质漏出与经由其它寄生漏电路径漏电，特别是在先前技艺中的单一晶体管动态随机存取存储单元，包括其平面储存电容，在未来应用所需存储单元密度要求下的电荷保存时间却太短。
因此，业界亟需提出一种DRAM制造技艺，以改善DRAM存储单元的电荷保存(retention)时间且减少尺寸来避免过高的制造成本。
故业界亟需一种DRAM存储单元，以改善其电荷保存时间且减少尺寸来避免过高的制造成本并克服先前技艺中的其它缺点与不足。
发明内容
有鉴于此，本实用新型提供一种单一晶体管随机存取存储单元结构，以改善其电荷保存能力。
为达上述目的，本实用新型提供一种单一晶体管平面随机存取存储单元，包括一通栅晶体管结构与一储存晶体管结构形成于一硅基底上，且此通栅晶体管结构与此储存晶体管结构分开，以在一第一掺杂区形成一空间距离；以及一侧壁间隙壁材料邻近于上述通栅晶体管结构的两侧，且此侧壁间隙壁材料覆盖部分一第二掺杂区且完全覆盖上述第一掺杂区。
由此，本实用新型提供一种单一晶体管随机存取存储单元结构，其有益效果是改善DRAM存储单元的电荷保存时间且减少尺寸来避免过高的制造成本，并克服先前技艺中的例如漏电等的缺点与不足。
图1A～图1F为一系列剖面图，用以说明本实用新型实施例中的单一晶体管随机存取存储单元的形成。
图2为一流程图，此流程图包括本实用新型数个实施例的步骤。
符号说明12～基底12A～P掺杂区12B～N井掺杂区 14～浅沟隔离18～栅极介电质 20～多晶硅层22A～栅极结构 22B～电容结构24A、24B～P型掺杂区 26～侧壁间隙壁介电材料26A～侧壁间隙壁 26B～侧壁间隙壁层部分28A、28B、28C～自行对准硅化物D～距离具体实施方式
本实用新型实施例是描述具有氧化介电质的平面储存电容的形成方法，但本实用新型并不以此为限，其它可用于单一晶体管动态随机存取内存单元的电容介电材料皆属本实用新型的范围，包括高介电常数材料，如具有大于10的介电常数材料。
本实用新型提供一种单一晶体管平面随机存取存储单元，以其改善电荷保存能力，请参阅图1F，包括一通栅晶体管结构(其栅极结构为22A)与一储存晶体管结构(其电容结构为22B)形成于一硅基底12上，且此通栅晶体管结构与此储存晶体管结构分开，以在一第一掺杂区24B形成一空间距离；以及一侧壁间隙壁材料26A与26B邻近于上述通栅晶体管结构之两侧，且此侧壁间隙壁材料26A覆盖部分一第二掺杂区24A且完全覆盖上述第一掺杂区24B。而此结构详细的形成方式如下图1A为中制程中晶片的部分剖面图，此晶片藉由一般制程在P掺杂硅基底12中形成一浅沟隔离(STI)结构14，且在P掺杂硅基底12中，P掺杂区12A与N井掺杂区12B形成于组件有源区中的STI结构14邻近处，虽然如图所示的形成方式与较佳实施例皆为PMOS通栅晶体管型DRAM存储单元，然而NMOS通栅晶体管也可藉由掺杂不同类型的掺杂质而形成，如N或P型掺杂质。
依然请参阅图1A，STI结构14的形成过程如下首先在硅基底12上利用热成长方式形成垫氧化层(未显示)，如藉由干式或湿式热氧化方法形成此层，接着于此垫氧化层上形成氮化层(未显示)，如藉由一般CVD制程如LPCVD制程形成氮化硅(Si3N4)，再利用一般微影和蚀刻制程先蚀刻氮化层与垫氧化层以形成一硬掩膜(hard mask)，接着再蚀刻出STI沟槽，而蚀刻后的侧壁角较佳约为70～85度且为圆形底角以减少应力，接着藉由热成长方式形成氧化衬层(未显示)以衬着沟槽，再利用高密度电浆化学气相沉积(HPD-CVD)在沟槽中填入氧化硅(如SiO2)，此氧化硅为STI氧化物。
接下来再利用化学机械研磨(CMP)制程使STI氧化物平坦化且此研磨停止于氮化硅层(未显示)上。再藉由一般湿式剥除如热硝酸与HF分别将氮化硅层与衬氧化层去除，以留下STI氧化结构14。然后利用热成长形成牺牲氧化层(未显示)于硅基底上，以对随后的高能量(如500KeV～1MeV)离子布植如植入磷作准备，以形成N井区如12B。接下来对N井区12B进行一般的掩膜与离子布植制程(如逆增式井(retrograde well)以及启始电压调整布植)。再藉由一般HF湿式剥除制程将硅基底12上的氧化物移除，然后再利用一般制程清洗硅基底12，如利用标准清洁1(Standard Cleaning 1，简称SX-1)与/或标准清洁2(Standard Cleaning 1，简称SC-2)溶液进行清洗步骤，上述清洗溶液的组成分别为NH4OH-H2O2-H2O与HCl-H2O2-H2O。
接下来请参阅图1B，将栅极介电层或门极介电堆栈层如18形成于硅基底12上，如利用热成长方式形成栅极氧化层(如SiO2)作为栅极介电质，且其中的热成长是藉湿式或干式方法在约900～1150℃下的热处理，且所成长的栅极介电层较佳具有约20～50埃的厚度。此栅极氧化层如18可利用氮化技术形成以增加介电常数，如含氮电浆与/或退火处理。此外，氧化硅/氮化硅或氮氧化硅的交迭层(又称之为氧化物/氮化物的栅极介电质)也可作为栅极介电堆栈如18。
此外，一层或多层的高介电常数(如介电常数大于10)介电质如Ta2O5也可用以形成栅极介电质18，其它金属氧化物如氧化钛、氧化铪、氧化钇、氧化镧、氧化锆以及其硅酸盐或铝酸盐也可用来形成栅极介电质18，而在硅基底12上所形成的热成长界面氧化层(未显示)的等效氧化层厚度(Equivalent Oxide Thickness，简称EOT)约为50～200埃，且可利用原子层化学气相沉积(atomic layer chemical vapor deposition，简称ALCVD)方法以及接着在氧气、氮气与/或氢气下进行退火处理，以形成此高介电常数栅极介电质。其它高介电常数材料如BaSrTiO3(BST)、PbZrTiO3(PZT)等也可用作高介电常数栅极介电堆栈。此高介电常数栅极介电质的介电常数较佳大于10，更佳约为20。
依然请参阅图1B，藉由一般技术在栅极介电层18上沉积多晶硅层20，如利用LPCVD制程沉积约2000～4000埃的多晶硅。此多晶硅层20在沉积时较佳未掺杂，且在沉积后进行掺杂(如掺杂P型掺杂质，如硼)且同时形成掺杂接触区，如通栅晶体管邻近处的源极/汲极区。
请参阅图1C，接着对多晶硅层20进行一般光微影图案化与蚀刻制程以定义出DRAM存储单元中用于通栅晶体管中的栅极结构22A与用于储存电容中的电容结构22B，且此储存电容结构22B较佳为平面电容，如形成于多晶硅电极(如电极板)上的电容介电质与栅极介电层18共平面。本实用新型的重要目的为通栅晶体管结构如22与储存电容22B的距离D小于随后形成的侧壁间隙壁宽度的2倍，如约1～1.75倍。
然后利用一般离子布植掺杂制程形成P型掺杂源极/汲极延伸(source/drain extension，SDE)部分，如邻近于通栅晶体管22A的一侧与储存电容22B的一侧的24A与24B，此P型掺杂质如硼的浓度较佳约为每平方公分1012～1014个掺杂原子以形成P型掺杂区24A与24B，而其它可形成浅布植的方法也可使用，其布植深度约为200～1000埃，此深度是根据晶体管的尺寸而定，如小于0.25微米或0.18微米的CMOS技术。此外上述制程也可利用习知技艺中的气体浸入式激光(gas immersion laser)与电浆浸入式掺杂(plasma immersion doping)方法，但还是以离子布植方法较佳。
请参阅图1D，此为本实用新型的要点。利用整面(大体上为顺应式)沉积制程将侧壁间隙壁介电材料填充于通栅晶体管22A与储存晶体管22B所定义的距离D中，且此侧壁间隙壁介电材料所沉积之后厚度大于等于预定距离D。此沉积制程如为LPCVD、PECVD或HDPCVD，而侧壁间隙壁介电材料包括一层或多层的二氧化硅、氮化硅与/或氮氧化硅，且此层26的厚度约介于500～2000埃间。
请参阅图1E，接着利用一般湿式或干式回蚀刻制程对侧壁间隙壁介电层26进行回蚀刻，较佳是利用干式(电浆增进)回蚀刻，以形成侧壁间隙壁如26A，且留下侧壁间隙壁层部分26B于储存电容22B与栅极晶体管22A间，以P型掺杂区24B。藉由在栅极晶体管22A与储存电容22B间的小于两倍侧壁间隙壁宽度的预定距离D使侧壁间隙壁回蚀刻制程可将未蚀刻的介电侧壁间隙壁层部分如26B留下来覆盖P型掺杂区24B，以在随后的离子布植制程中作为布植掩膜，如形成更高掺杂浓度接触区(HDD)如24A。
依然请参阅图1E，接着进行第二P型离子布植制程如硼，以增加掺杂区如24A的P型掺杂浓度与深度，此制程为自我对准离子布植制程，以在掺杂区24A中形成P+型掺杂区。此第二离子布植制程的掺杂浓度较佳大于每平方公分1015个掺杂质原子。在本实用新型的要点中，未蚀刻侧壁介电层间隙壁部分26B在第二离子布植制程中作为离子布植掩膜，以在区域24B中遮住此P型掺杂，以使未蚀刻侧壁介电层间隙壁部分26B形成相对低浓度的掺杂区，如使未蚀刻侧壁介电层间隙壁部分26B为P-型掺杂，而掺杂区24A为P+型掺杂。
请参阅图1F，接下来进行一般自行对准硅化物形成制程。首先将硅基底12上(如氧化物部分)的材料层移除，接着沉积金属如钛或钴，再进行硅化反应以形成自行对准硅化物28A、28B与28C以分别覆盖P+型掺杂区24A、通栅晶体管22A与储存电容22B，此自行对准硅化物28A、28B与28C如为TiSi2或CoSi2。这样做的优点在于未蚀刻间隙壁介电层部分26B可防止P-型掺杂区24B上的自行对准硅化物的形成。接下来进行一般制程以形成导体内联机(未显示)，如分别提供导体内联机与P+型掺杂区24A的自行对准硅化物部分28A(位线)、通栅晶体管22A的自行对准硅化物部分28B(字符线)与储存电容22B的自行对准硅化物部分28C形成电性接触。
根据本实用新型方法所形成的单一晶体管RAM结构的漏电流可减小，以增加其电荷保存时间与更新循环时间(refresh cycle time)，上述的漏电路径包括由储存电容经由掺杂部分24B的接面漏电路径，此漏电的减少相信是由在储存点区如掺杂区24B相对低浓度的掺杂所造成，且藉本实用新型的方法，此优点的达成并不需额外的制程步骤。此外，自行对准硅化物28A、28B与28C在晶片上所欲之电性接触部分的形成不会再储存点区24B上形成，而原本形成在储存点区24B上的自行对准硅化物常被认为是寄生电流漏电路径，因此，本实用新型较佳实施例的单一晶体管RAM结构在缩小存储单元尺寸与避免额外制程步骤里可提升电荷保存。
图2为一流程图，包括本实用新型实施中的许多实施例。在制程201中，在掺杂的硅基底里提供STI结构；在制程203中，一栅极介电质形成于上述硅基底上；在制程205中，沉积一多晶硅层，且蚀刻此多晶硅层以形成通栅晶体管与储存电容，且其间的距离为小于随后形成的侧壁间隙壁宽度的2倍；在制程207中，实行第一离子布植以在通栅晶体管两侧形成第一与第二掺杂区；在制程209中，沉积且回蚀刻间隙壁介电层，以形成侧壁间隙壁于部分(另一部分正被遮盖住)第一掺杂区上，且留下部分间隙壁介电层于预定距离所定义的第二掺杂区上；在制程211中，实行第二离子布植制程以形成更高浓度掺杂硅区于第一掺杂区所暴露出的部分；在制程213中，实行自行对准硅化物形成制程以形成硅化物区于第一掺杂区、通栅晶体管与储存电容上；在制程215中，形成位线、字符线与储存电容内联机，以完成单一晶体管RAM存储单元的形成。
虽然本实用新型已以较佳实施例揭露如上，然其并非用以限定本实用新型，任何熟习此技艺者，在不脱离本实用新型的精神和范围内，当可作些许的更动与润饰，因此本实用新型的保护范围当视所附的权利要求范围所界定者为准。
权利要求1.一种单一晶体管平面随机存取存储单元，其特征在于，包括一通栅晶体管结构与一储存晶体管结构形成于一硅基底上，且此通栅晶体管结构与此储存晶体管结构分开，以在一第一掺杂区形成一空间距离；以及一侧壁间隙壁材料邻近于上述通栅晶体管结构的两侧，且此侧壁间隙壁材料覆盖部分一第二掺杂区且完全覆盖上述第一掺杂区。
2.根据权利要求1所述的单一晶体管平面随机存取存储单元，其特征在于，该第一掺杂区包括一低于该第二掺杂区的掺杂浓度。
3.根据权利要求1所述的单一晶体管平面随机存取存储单元，其特征在于，该第一掺杂区的掺杂浓度为每平方公分1012～1014个掺杂质原子，且该第二掺杂区包括一相对更高掺杂浓度掺杂区，其浓度大于每平方公分1015个掺杂质原子。
4.根据权利要求1所述的单一晶体管平面随机存取存储单元，其特征在于，该储存电容结构形成于至少部分一浅沟隔离结构上。
5.根据权利要求1所述的单一晶体管平面随机存取存储单元，其特征在于，尚包括自行对准硅化物形成于部分的该第二掺杂区、该通栅晶体管结构与该储存电容结构上。
6.根据权利要求1所述的单一晶体管平面随机存取存储单元，其特征在于，该通栅晶体管结构与该储存电容结构包括一栅极介电层，此栅极介电层是择自于二氧化硅、氮化的二氧化硅与氧化物/氮化物所组成的族群中。
7.根据权利要求1所述的单一晶体管平面随机存取存储单元，其特征在于，该通栅晶体管结构与该储存电容结构包括一栅极介电层，此栅极介电层包括的材料择自于Ta2O5、TiO2、HfO2、Y2O3、La2O5、BaSrTiO3与PbZrTiO3所组成的族群中。
8.根据权利要求1所述的单一晶体管平面随机存取存储单元，其特征在于，该通栅晶体管结构与该储存电容结构包括一存储单元形成于一P型硅基底的一N型掺杂井区上。
9.根据权利要求1所述的单一晶体管平面随机存取存储单元，其特征在于，该第一掺杂区与第二掺杂区分别包括P-与P+掺杂区。
10.根据权利要求1所述的单一晶体管平面随机存取存储单元，其特征在于，该通栅晶体管结构与该储存电容结构包括一P型掺杂多晶硅电极部分。
11.根据权利要求1所述的单一晶体管平面随机存取存储单元，其特征在于，该间隙壁介电材料包括一层或多层，且此间隙壁介电材料是择自于氧化硅、氮化硅与氮氧化硅所组成的族群中。
专利摘要本实用新型提供一种单一晶体管平面随机存取存储单元，以其改善电荷保存能力，包括一通栅晶体管结构与一储存晶体管结构形成于一硅基底上，且此通栅晶体管结构与此储存晶体管结构分开，以在一第一掺杂区形成一空间距离；以及一侧壁间隙壁材料邻近于上述通栅晶体管结构的两侧，且此侧壁间隙壁材料覆盖部分一第二掺杂区且完全覆盖上述第一掺杂区。
文档编号H01L21/8242GK2791884SQ20042011817
公开日2006年6月28日 申请日期2004年11月24日 优先权日2003年11月25日
发明者黄智睦, 金明铸, 张沄 申请人:台湾积体电路制造股份有限公司