专利名称：氮化物半导体基底以及使用该基底的氮化物半导体装置的制作方法
技术领域：
本发明涉及氮化物半导体基底以及使用该氮化物半导体基底的氮化物半导体装置。
背景技术：
在使用氮化物半导体形成装置时，重要的是要抑制半导体层中的穿透位错(threading dislocation)。对于用于抑制这种穿透位错的技术，熟知的是在日本公开专利出版物11-251253中公开的方法，在该方法中，使用掩蔽材料进行选择性生长。在日本公开专利出版物11-251253中公开的方法将在下面参考图7进行解释。
根据在该出版物中公开的方法，制备出了预先在(0001)面蓝宝石基底111上形成有1.2μm厚GaN单膜112的基底。在GaN膜112的表面上形成200nm厚的SiO2膜，并且通过光刻工艺和湿法蚀刻将该SiO2膜分隔成掩模114和生长区域113。生长区域113和掩模114分别以宽度为5μm和2μm的条状形成。这些条状的方向为<11-20>(图7(a))。
在生长区域113内生长的GaN膜115是通过氢化物VPE法并且使用作为V族起始原料的氨(NH3)气以及氯化镓(GaCl)形成的，氯化镓是氯化氢(HCl)和III族起始原料镓(Ga)的反应产物。二氯硅烷(SiH2Cl2)用作n-型掺杂材料。将基底111放置在氢化物生长仪中，然后在氢气氛下将温度升高到1000℃的生长温度。生长温度稳定后，包括GaN膜115的{1-101}面的面结构在生长区域113内通过以20cc/min的流速供应约5分钟的HCl而生长出来(图7(b))。生长继续进行，直到层厚度达到140μm且穿过了n-型掺杂剂二氯硅烷为止(图7(c)、(d)、(e))。根据这项技术，即使要形成几百微米的GaN膜时，也可以提供整个表面上没有裂缝的2英寸大小的晶片。基底的位错密度大大降低，GaN单层膜112的位错密度可以从约109/cm2降低到约1×107～2×107/cm2。
发明内容
然而，即使位错密度通过上述技术减小，但也仍存在1×107～2×107/cm2的位错。当从具有2μm宽的条状以及500μm长的共振器的半导体考虑时，1×107～2×107/cm2的位错密度相当于LD装置的每个条具有100～200个位错。人们都知道位错会缩短装置的寿命，因此还需要进一步降低位错。
本发明的目的是提供包括III族半导体层的基底或装置，所述半导体层具有减小的位错和良好的质量。
为了降低III族氮化物半导体层的位错，可以考虑使用由图7所示工艺获得的低位错基底，还可以考虑在其上形成类似的掩模图案，以及考虑通过金属-有机气相外延生长(MOVPE)进行生长。图8示出了由这种方法获得的半导体层结构的图。这种层结构可以按如下形成。
首先，使用参考图7所描述的基底116在<11-20>方向内形成SiO2条状掩模117。基底116表面附近的位错密度约为2×107/cm2。掩模开口117a的宽度为2μm，SiO2掩模区域为18μm。在MOVPE装置中，在其上形成有上述掩模的晶片的开口117a内形成Si-掺杂的GaN。在掩模开口内已经生长的GaN层继续横向生长，并经过掩模将相邻的GaN层结合在一起(下文中，这部分被称作连接部分)。
GaN层以这种方式被平面化，形成n-GaN层118。随后在n-GaN基底118之上形成了n-型镀层119以及n-型光捕获层120，所述n-型镀层119由Si-掺杂的n-型Al0.1Ga0.9N(硅含量为4×1017cm-3，厚度为1.2μm)形成，所述n-型光捕获层120由Si掺杂的n-型GaN(硅含量4×1017cm-3，厚度为0.1μm)形成。随后在其上面再顺序生长出由In0.2Ga0.8N势阱层(厚度为4nm)和Si掺杂的In0.05Ga0.95N阻挡层(硅含量为5×1018cm-3，厚度为6nm)形成的多重量子势阱(MQW)层121(势阱数为3)；由Mg掺杂的p-型Al0.2Ga0.8N形成的保护层(cap layer)122；由Mg掺杂的p-型GaN(Mg含量为2×1017cm-3，厚度为0.1μm)形成的p-型光捕获层123；由Mg掺杂的p-型Al0.1Ga0.9N(Mg含量为2×1017cm-3，厚度为0.5μm)形成的p-型镀层124；以及由Mg掺杂的p-型GaN(Mg含量为2×1017cm-3，厚度为0.1μm)形成的p-型接触层125，这样就形成了LD结构。
为了研究这样形成的LD层结构的位错行为，研究了横断面的阴极发光(CL)图像，所得结果在图9示出。从图9可清楚看出，在该基底上形成的层内出现了大量的黑点和黑色的线。在CL图像中，例如在Sugahara，M.Hao，T.Wang，D.Nakagawa，Y.Naoi，K.Nishino和S.Sakai，Jpn.J.Appl.Phys.37卷，no.10B，L1195-L1198页，1998，10月中描述的那样，因为位错有利于未被发射的光，因此存在位错的地方表现为黑点。因此，认为黑线和黑点就代表了位错。从上面可以发现，使用第二掩模图案选择性生长的结果是产生了新的位错。这种现象被认为是即使在使用图7中的第一掩模图案的情况下也会出现的，但由于在第一掩模图案的基底中的位错密度非常高，因此不可能通过横截面CL观察辨别是否存在新产生的位错。
图10是平面CL图像，其中InGaN发光图像是当应用电子束时从上述图8的样品中观察到的。在图10中，平面CL图像内可观察到大量的黑线。这种情况表明在由InGaN形成的InGaN层121内存在位错。
然而，图9的样品使用透视电子显微镜进行实际检测时，除多重势阱(MQW)层121之外，其它层的面内方向中也存在位错。因此，很明显，对于图8的层结构而言，仍然存在进一步改进装置性质和装置寿命的空间。
下面解释发生这些位错的行为和原因。掩模附近存在的很多位错认为是由很多原因导致的，例如，继承自基底的位错的横向生长会导致位错弯曲，掩模和横向生长的氮化物半导体晶体之间的界面上会产生位错，以及在横向生长过程中在氮化物半导体的生长表面上会产生位错。从基底延伸下来的第一位错取决于基底的位错密度，但是其它位错的出现以及这些位错被引入到装置层结构中的原因都认为是取决于掩蔽材料和氮化物半导体晶体之间的亲和力以及生长过程中的应力。当图8的样品进行<11-20>方向的横截面TEM观察时，可以证实大量的位错出现在掩蔽材料附近的氮化物半导体的<11-20>方向上。因此，可以推测掩模中存在的位错都受掩模等所导致的应力的影响而在<11-20>方向内弯曲。曾经在<11-20>方向上弯曲的位错在基底的水平平面内穿过，并且由于各种原因，在水平平面内的另一个方向上(例如，在相当于<1-100>方向的方向＞滑动。可以推测这是在图9中所确定的以及在横截面TEM观察中所证实的位错。
作为本发明人研究的结果，在图8的样品中发现了位错在如上所述的水平平面内增长下去，并且这种位错也引入到了属于活性层的InGaN层内。
即，下面阐述本发明人的研究结果；(i)当掩模放置在低位错的基底上并且III族氮化物半导体在其上生长时，从掩模的附近会发展出很多位错，而且(ii)当使用具有低位错密度的基底时，这种位错的发展会较显著。
对于其中位错已经降低到低于107/cm2的基底，这种现象会变得更明显。
虽然出现上述现象的原因并不完全清楚，但是，可以推测当基底位错密度较高时，很多位错由于再生长而出现在掩模周围，这些位错减轻了结晶应变，而在低位错密度(例如，低于107/cm2)的基底中，这种结晶应变的减轻很小出现。
在这种假设的基础上，本发明人构思了这样的观点，即当III族氮化物半导体是低位错的基底上生长的掩模时，在该掩模上有意地形成对减轻结晶应变有作用的区域是一种有效的方式，因此，本发明得以完成。
根据本发明，提供了一种氮化物半导体基底，该基底包括III族氮化物半导体基底；在该III族氮化物半导体基底上形成的掩模以及在该掩模上形成的半导体多层膜，其中所述掩模表面上沉积有多晶材料。
此外，根据本发明，提供了一种氮化物半导体装置，该装置包括III族氮化物半导体基底，在该III族氮化物半导体基底上形成的掩模以及在该掩模上形成的包括活性层的半导体多层膜，其中所述掩模表面上沉积有多晶材料。
根据本发明，掩模上的结晶应变由于沉积在掩模表面上的多晶材料的作用而减轻，因而改善了在掩模上形成的半导体多层膜的结晶质量。在这种半导体装置中，由于具有沉积在其表面上的多晶材料的掩模安置在活性层的下面，因此活性层的质量可以显著提高。
如上所述，根据本发明人的研究，当使用具有较少位错的基底如III族氮化物半导体基底时，在基底上掩模附近出现的位错成为一个难题。根据本发明，由于这种位错可以被有效减少，因此，使用III族氮化物半导体基底的这种难题特征可以有效地解决，同时又采用了III族氮化物半导体基底的有益之处。
本发明的III族氮化物半导体基底优选在其表面附近的位错密度为1×107/cm2或更小。本发明有效地解决了从在这种低位错基底上的掩模生长半导体层时的难题特征，即，在掩模附近发展新位错的问题，并且当使用这种基底时，可以表现出更杰出的效果。基底的位错密度可以通过如下的方法测定其中基底的表面用液体试剂处理以形成蚀刻坑，然后测定其密度的方法；其中用电子显微镜检测结构体横截面的方法，所述结构体具有形成于基底上的半导体；检测阴极发光图像的方法；等。其中，优选使用应用阴极发光的方法，因为该方法具有高的测量精确度。
如上所述，根据本发明，提供了一种包括III族氮化物半导体层的基底或装置，所述III族氮化物半导体层具有减小的位错和良好的质量。
上述目的、其它目的、特征和优点都将从下面参考附图描述的优选实施方案的说明中变得明显。
与实施例有关的半导体装置的截面图。
与实施例有关的半导体装置的截面图。
与实施例有关的半导体装置的截面图。
与实施例有关的半导体装置的截面图。
与实施例有关的半导体装置的截面图。
与实施例有关的半导体装置的截面图。
示出制备传统半导体装置的工艺步骤的截面图。
所示为经过掩模开口在低位错基底上生长半导体层而获得的层结构。
所示为检测图8所示结构的横截面阴极发光(CL)图像的结果。
所示为检测图8所示结构的平面阴极发光(CL)图像的结果。
具体实施例方式
在本发明中，各种材料都可以用作多晶材料。例如，它可以是含有铝和氮作为基本元素的材料。例如，可以使用诸如AlGaN、AlN或InAlGaN之类的材料。当选择这样的材料时，可以获得适用于降低结晶应变的结构。
在其上形成有多晶材料的掩模的表面优选具有空隙结构。这种做法，通过空隙的作用，可以更有效地降低结晶应变。
在本发明中，掩模可以直接提供在III族氮化物半导体基底的表面上，或者经过半导体层或绝缘层安置。当掩模直接提供在基底表面上时，可以更可靠地获得降低结晶应变的作用。
当使用其表面附近的位错密度为1×107或更低的III族氮化物半导体基底时，本发明表现出更优异的效果。如上所述，本发明在抑制会从低位错基底上的掩模附近发展的位错方面是有效的。至于位错密度为1×107或更低的的基底，虽然可以降低源自基底的位错，但是仍然存在由于掩模附近出现了结晶应变而导致其它位错的问题。这样的问题在上述低位错密度基底的情况下显得尤其突出，但是根据本发明，这个问题可以有效地解决，在使用低位错基底时的问题特征可以被解决的同时，还可以利用低位错基底的优点。
(实施例)下面，参考实施例，进一步详细地解释本发明。下面的实施例使用了采用类似于图7中解释的方法并且通过利用比常规更厚的掩模生长GaN膜获得基底。这种掩模具有2μm的掩模宽度和1.7μm的掩模高度，并且可以获得比由图7方法获得的基底具有更小表面位错的基底。
下面，参考实施例解释根据本发明的氮化物半导体基底的优选实施方案以及使用该氮化物半导体基底制备的半导体激光器。
实施例1图1示出了根据本实施例的半导体激光器的结构。
这种半导体激光器可以按如下制备。首先，SiO2膜2通过CVD法或等离子体CVD法沉积在在基底附近的位错密度为9×106/cm2的GaN基底1上。随后，通过溅射法沉积多晶AlN3，而且在<11-20>方向内形成抗蚀剂条状掩模。该掩模的宽度为18μm，开口宽度为2μm。
当形成多晶AlN3时，要进行下列步骤。
(i)形成SiO2膜2之后，晶片用丁酮和乙醇进行超声洁净，纯水洗涤，用缓冲盐酸蚀刻1秒钟，再用纯水洗涤，然后吹氮气干燥。
(ii)随后，将该晶片插入溅射装置中，并在保持基底温度为50℃或更高的同时，由AlN溅射进行沉积。
多晶AlN3和SiO2膜2随后通过干蚀刻和湿蚀刻法进行蚀刻，以使基底表面在开口4处暴露出来。
随后，在MOVPE装置中，使用上述形成有掩模的晶片，在开口处形成硅掺杂的GaN。至于开口形成之后的MOVPE生长，基底首先在600℃下保持5分钟，同时使氨气流过之后，再加热到GaN的生长温度1080℃，持续30秒钟之后，开始生长。
从掩模开口生长出来的GaN层随后侧向生长，并且通过掩模将相邻的GaN层结合在一起(下文中，这部分称作连接部分)。
GaN层以这种方式被平面化，形成n-GaN层5，并且形成包括掩模的半导体基底，所述掩模具有在其上形成的多晶AlN3。在形成多晶AlN3的区域周围的n-GaN层5中引入了空隙。
在这个实施例中，随后连续地进行半导体层的生长，从而形成了装置。首先，顺序生长出由Si-掺杂的n-型Al0.1Ga0.9N(硅含量为4×1017cm-3，厚度为1.2μm)形成的n-型镀层6；由Si-掺杂的n-型GaN(硅含量为4×1017cm-3，厚度为0.1μm)形成的n-型光捕获层7；由In0.2Ga0.8N(厚度4nm)势阱层以及Si掺杂的In0.05Ga0.95N(硅含量为5×1018cm-3，厚度为6nm)阻挡层形成的多重量子势阱(MQW)层8(势阱数为3)；由Mg掺杂的p-型Al0.2Ga0.8N形成的保护层9；由Mg掺杂的p-型GaN(Mg含量为2×1017cm-3，厚度为0.1μm)形成的p-型光捕获层10；由Mg掺杂的p-型Al0.1Ga0.9N(Mg含量为2×1017cm-3，厚度为0.5μm)形成的p-型镀层11；以及由Mg掺杂的p-型GaN(Mg含量为2×1017cm-3，厚度为0.1μm)形成的p-型接触层12，由此形成了LD层结构。随后通过标准曝光技术在<11-20>方向内形成抗蚀剂条状掩模，然后通过干蚀刻法进行蚀刻，形成脊13。然后在p接触层侧上形成由Ni/Pt/Au构成的p-电极14，在n基底侧上形成由Ti/Al构成的n-电极15。
以这种方式，其中多晶AlN沉积在SiO2掩蔽材料上随后进行选择性生长的晶片在掩模上具有非常低的位错密度。因此，同样降低在<11-20>方向上的位错，并且可以降低在掩模上的激光结构层内存在的位错。
实施例2根据这个实施例的半导体激光器的结构在图2示出。
半导体激光器可以按如下制备。首先，SiO2膜17沉积在基底表面附近的位错密度为5×105/cm2的GaN基底16上，并且在<11-20>方向上形成抗蚀剂条状掩模。掩模宽度为18μm，开口宽度为2μm。用湿蚀刻法蚀刻SiO2膜17形成掩模，使得基底表面在开口19处暴露出来。
如此形成的掩模用丁酮和乙醇进行超声洁净，再用纯水洗涤。然后，晶片用缓冲氢氟酸蚀刻1秒，再用纯水洗涤，然后用100℃的硝酸洗涤30分钟，再用纯水洗涤，然后吹入氮气干燥。
使用MOVPE装置，在如上所述其上形成有掩模的晶片开口处，形成Si掺杂的n-型Al0.05Ga0.95N层18。在这个过程中，设定生长条件，使得多晶AlGaN材料沉积在SiO2掩模上。即，基底固定并加热到AlGaN的生长温度1080℃，同时通入氨气，等待60秒同时通入硅烷后，生长开始。这样，多晶AlGaN材料就沉积在掩模上。在AlGaN多晶材料附近区域引入了空隙。
在这一步骤中，基底可以从形成氮化物半导体基底的膜形成室中取出，但在这个实施例中，半导体层的生长是连续进行形成装置的。
基底温度设定为1050℃，AlGaN层横向生长，与邻近的AlGaN层结合在一起，再平面化形成由n-Al0.08Ga0.92N构成的n-镀层20(硅含量为4×1017cm-3，厚度为2μm)。
随后，顺序生长出由Si-掺杂的n-型GaN(硅含量为4×1017cm-3，厚度为0.1μm)形成的n-型光捕获层21；由In0.2Ga0.8N(厚度4nm)势阱层以及Si掺杂的In0.05Ga0.95N(硅含量为5×1018cm-3，厚度为6nm)阻挡层形成的多重量子势阱(MQW)层22(势阱数为3)；由Mg掺杂的p-型Al0.2Ga0.8N形成的保护层23；由Mg掺杂的p-型GaN(Mg含量为2×1017cm-3，厚度为0.1μm)形成的p-型光捕获层24；由Mg掺杂的p-型Al0.1Ga0.9N(Mg含量为2×1017cm-3，厚度为0.5μm)形成的p-型镀层25；以及由Mg掺杂的p-型GaN(Mg含量为2×1017cm-3，厚度为0.1μm)形成的p-型接触层26，由此形成了LD层结构。随后，通过标准曝光技术，在<11-20>方向上形成抗蚀剂条状掩模，然后用干蚀刻法进行蚀刻，形成脊27。然后在p接触层一侧上形成由Ni/Pt/Au构成的p-电极28，在n基底一侧上形成由Ti/Al构成的n-电极29。
如此，其中在多晶AlGaN生长时沉积在SiO2掩蔽材料上随后选择性生长的晶片在掩模上具有非常低的位错密度。因此，同样降低在<11-20>方向上的位错，并且可以降低在掩模上的激光结构层内存在的位错。
实施例3根据这个实施例的半导体激光器的结构在图3示出。这个半导体激光器可以按如下形成。首先，SiO2膜31沉积在基底表面附近的位错密度为5×106/cm2的GaN基底30上，并且在<11-20>方向上形成抗蚀剂条状掩模。掩模宽度为20μm，开口宽度为2μm。用湿蚀刻法蚀刻SiO2膜31形成掩模，使得基底表面在开口32处暴露出来。使用MOVPE装置，在具有上述掩模的晶片的开口处，形成Si掺杂的n-型Al0.05Ga0.95N层33。在这个过程中，基底温度设定为500℃或更高，以使多晶AlGaN材料沉积在SiO2掩模上。所形成的掩模进行与实施例2相同的工艺，以使适当地沉积出多晶材料。这样，就在掩模上沉积出了多晶AlGaN材料。在多晶AlGaN材料附近的区域内又引入空隙。
在这一步骤中，基底可以从形成氮化物半导体基底的膜形成室中取出，但在这个实施例中，半导体层的生长是连续进行形成装置的。
然后，将基底温度设定为1050℃，AlGaN层横向生长，与邻近的AlGaN层结合在一起，并且平面化形成n-AlGaN层34。随后，顺序生长出Si-掺杂的n-型In0.1Ga0.9N(硅含量为4×1017cm-3，厚度为0.1μm)中间层35，由Si-掺杂的n-型Al0.07Ga0.93N(硅含量为4×1017cm-3，厚度为0.8μm)形成的n-型镀层36；由Si-掺杂的n-型GaN(硅含量为4×1017cm-3，厚度为0.1μm)形成的硅掺杂n-型光捕获层37；由In0.2Ga0.8N(厚度4nm)势阱层以及Si掺杂的In0.05Ga0.95N(硅含量为5×1018cm-3，厚度为6nm)阻挡层形成的多重量子势阱(MQW)层38(势阱数为3)；由Mg掺杂的p-型Al0.2Ga0.8N形成的保护层39；由Mg掺杂的p-型GaN(Mg含量为2×1017cm-3，厚度为0.1μm)形成的p-型光捕获层40；由Mg掺杂的p-型Al0.1Ga0.9N(Mg含量为2×1017cm-3，厚度为0.5μm)形成的p-型镀层41；以及由Mg掺杂的p-型GaN(Mg含量为2×1017cm-3，厚度为0.1μm)形成的p-型接触层42，由此形成了LD层结构。
随后，通过标准曝光技术，在<11-20>方向上形成抗蚀剂条状掩模，然后用干蚀刻法进行蚀刻，形成脊43。然后在p接触层侧上形成由Ni/Pt/Au构成的p-电极44，在n基底侧上形成由Ti/Al构成的n-电极45。
这样，其中多晶AlGaN生长时沉积在SiO2掩蔽材料上随后选择性生长的晶片在掩模上具有非常低的位错密度。因此，同样降低在<11-20>方向上的位错，并且可以降低在掩模上的激光结构层内存在的位错。
实施例4这个实施例表示的是通过选择性生长形成用于器件隔离的凹槽的情况。根据这个实施例的半导体激光器的结构在图4中示出。这种半导体激光器可以按如下制备。首先，SiO2膜47通过CVD法沉积在基底表面附近的位错密度为9×106/cm2的GaN基底46上。随后，用溅射法沉积出多晶AlN48，并且在<11-20>方向上形成抗蚀剂条状掩模。该掩模宽度为30μm，开口宽度为200μm。
多晶AlN48形成时，进行了下列步骤。
(i)形成SiO2膜2之后，晶片用丁酮和乙醇进行超声洁净，再用纯水洗涤，然后用缓冲氢氟酸蚀刻1秒，再用纯水洗涤，然后，吹氮气干燥。
(ii)随后，该晶片插入溅射装置中，通过AlN溅射进行沉积，同时保持基底温度为50℃或更高。
多晶AlN48和SiO2膜47随后通过干蚀刻和湿蚀刻法进行蚀刻，使得基底表面在开口49上暴露出来。使用MOVPE装置，在其上形成有上述掩模的晶片的开口处，形成了硅-掺杂的GaN，然后该GaN层横向生长，与邻近的GaN层结合在一起，并平面化形成n-GaN层50。
以这种方式，GaN层获得了平面化，形成了n-GaN层50，并且形成了包括在其上具有多晶AlN48的掩模的半导体基底。在形成多晶AlN48的区域周围的n-GaN层50内引入了空隙。
随后，顺序生长出由Si-掺杂的n-型Al0.1Ga0.9N(硅含量为4×1017cm-3，厚度为1.2μm)形成的n-型镀层51；由Si-掺杂的n-型GaN(硅含量为4×1017cm-3，厚度为0.1μm)形成的n-型光捕获层52；由In0.2Ga0.8(厚度4nm)势阱层以及Si掺杂的In0.05Ga0.95N(硅含量为5×1018cm-3，厚度为6nm)阻挡层形成的多重量子势阱(MQW)层53(势阱数为3)；由Mg掺杂的p-型Al0.2Ga0.8N形成的保护层54；由Mg掺杂的p-型GaN(Mg含量为2×1017cm-3，厚度为0.1μm)形成的p-型光捕获层55；由Mg掺杂的p-型Al0.1Ga0.9N(Mg含量为2×1017cm-3，厚度为0.5μm)形成的p-型镀层56；以及由Mg掺杂的p-型GaN(Mg含量为2×1017cm-3，厚度为0.1μm)形成的p-型接触层57，由此形成了LD层结构。通过标准曝光技术，随后在<11-20>方向上形成抗蚀剂条状掩模，然后用于蚀刻法进行蚀刻，形成脊58。随后，在p侧上形成SiO2介电膜91和由Ni/Pt/Au构成的p-电极59，在n基底侧上形成由Ti/Al构成的n-电极60。然后，该装置在分离槽处进行分离，以形成半导体激光器装置。
由此，其中多晶AlN沉积在SiO2掩蔽材料上然后进行选择性生长的晶片在掩模上具有非常低的位错密度。因此，同样减少了在<11-20>方向上的位错，并且也减少了掩模上面的激光器结构层内存在的位错。虽然存在掩蔽材料的区域和装置形成的区域彼此分开大约100μm，但是位错一旦形成，位错就会被引入层平面内，因此，这种情况具有较大的影响。实际上，当检测掩模上没有多晶层的样品的平面CL图像时，如图10所示那样，平面内存在位错。
实施例5根据这个实施例的半导体激光器的结构在图5示出。这种半导体激光器可以按如下制备。SiO2膜62沉积在基底表面附近的位错密度为2×106/cm2的GaN基底61上，并且在<11-20>方向上形成抗蚀剂条状掩模。该掩模宽度为40μm，开口宽度为260μm。掩模通过湿蚀刻法蚀刻SiO2膜62而形成，以使基底表面在开口64处暴露出来。
这样形成的掩模用丁酮和乙醇进行超声洁净，再用纯水洗涤。然后晶片用缓冲氢氟酸蚀刻1秒，再用纯水洗涤，然后用100℃的硝酸洗涤30分钟，再次用纯水洗涤，然后吹氮气干燥。
使用MOVPE装置，在如上所述具有在其上形成的掩模的晶片的开口处，形成由Si掺杂的n-型Al0.06Ga0.94N层(硅含量为4×1017cm-3，厚度为2.5μm)构成的镀层65。在这个过程中，设定生长条件如基底温度，使得多晶AlGaN63沉积在SiO2掩模上。即，基底固定并加热到AlGaN的生长温度1080℃，同时使氨气通过，等待60秒并使硅烷通过之后，生长开始。这样，多晶AlGaN材料就沉积在掩模上。在AlGaN多晶材料附近区域内引入了空隙。
在这个阶段，基底可以从形成氮化物半导体基底的膜形成室中取出，但是在这个实施例中，半导体层的生长连续形成了器件。
随后，顺序生长出由Si-掺杂的n-型GaN(硅含量为4×1017cm-3，厚度为0.1μm)形成的n-型光捕获层66；由In0.2Ga0.8N(厚度4nm)势阱层以及Si掺杂的In0.05Ga0.95N(硅含量为5×1018cm-3，厚度为6nm)阻挡层形成的多重量子势阱(MQW)层67(势阱数为3)；由Mg掺杂的p-型Al0.2Ga0.8N形成的保护层68；由Mg掺杂的p-型GaN(Mg含量为2×1017cm-3，厚度为0.1μm)形成的p-型光捕获层69；由Mg掺杂的p-型Al0.1Ga0.9N(Mg含量为2×1017cm-3，厚度为0.5μm)形成的p-型镀层70；以及由Mg掺杂的p-型GaN(Mg含量为2×1017cm-3，厚度为0.1μm)形成的p-型接触层71，由此形成了LD层结构。随后，通过标准曝光技术，在<11-20>方向上形成抗蚀剂条状掩模，然后用干蚀刻法进行蚀刻，形成脊72。随后，在p侧上沉积出SiO2介电膜92，在p接触层侧上形成由Ni/Pt/Au构成的p-电极73，在n基底侧上形成由Ti/Al构成的n-电极74。然后，所述装置在分离槽处进行分离，形成半导体激光器装置。
这样，其中多晶AlGaN在生长时沉积在SiO2掩蔽材料上然后进行选择性生长的晶片在掩模上具有非常低的位错密度。因此，同样降低了在<11-20>方向上的位错，并且也降低了掩模上面的激光器结构层内存在的位错。虽然存在掩蔽材料的区域和装置形成的区域彼此分开大约130μm，但是位错一旦形成，位错就会被引入层平面内，因此，这种情况具有较大的影响。
实施例6根据这个实施例的半导体激光器的结构在图6示出。在这个实施例中，SiO2膜76沉积在基底表面附近的位错密度为9×106/cm2的GaN基底75上，并且在<11-20>方向上形成抗蚀剂条状掩模。该掩模宽度为50μm，开口宽度为300μm。SiO2膜76通过湿蚀刻法进行蚀刻，因此基底表面在开口78处暴露出来，由此形成掩模。
这样形成的掩模用丁酮和乙醇进行超声洁净，再用纯水洗涤。然后晶片用缓冲氢氟酸蚀刻1秒，再用纯水洗涤，然后用100℃的硝酸洗涤30分钟，再用纯水洗涤，然后吹氮气干燥。
使用MOVPE装置，在具有在其上形成的上述掩模的晶片的开口处，形成由Si掺杂的n-型Al0.05Ga0.95N。在这个过程中，基底温度设定为500℃或更高，使得多晶AlGaN 77沉积在SiO2掩模上。具体地，基底在AlGaN的生长温度1080℃下固定并加热，同时使氨气通过，等待60秒并使硅烷通过之后，生长开始。这样，掩模上就沉积出了多晶AlGaN材料。在多晶AlGaN材料附近区域内又引入了空隙。
在这个阶段，基底可以从形成氮化物半导体基底的膜形成室中取出，但是在这个实施例中，半导体层的生长是连续进行形成装置的。
基底温度然后设定为1050℃，形成n-Al0.05Ga0.95N层79。随后，顺序生长出Si-掺杂的n-型In0.1Ga0.9N(硅含量为4×1017cm-3，厚度为0.1μm)的中间层80；由Si-掺杂的n-型Al0.07Ga0.93N(硅含量为4×1017cm-3，厚度为0.8μm)形成的n-型镀层81；由Si-掺杂的n-型GaN(硅含量为4×1017cm-3，厚度为0.1μm)形成的n-型光捕获层82；由In0.2Ga0.8N(厚度4nm)势阱层以及Si掺杂的In0.05Ga0.95N(硅含量为5×1018cm-3，厚度为6nm)阻挡层形成的多重量子势阱(MQW)层83(势阱数为3)；由Mg掺杂的p-型Al0.2Ga0.8N形成的保护层84；由Mg掺杂的p-型GaN(Mg含量为2×1017cm-3，厚度为0.1μm)形成的p-型光捕获层85；由Mg掺杂的p-型Al0.1Ga0.9N(Mg含量为2×1017cm-3，厚度为0.5μm)形成的p-型镀层86；以及由Mg掺杂的p-型GaN(Mg含量为2×1017cm-3，厚度为0.1μm形成的p-型接触层87，由此形成了LD层结构。
随后，通过标准曝光技术，在<11-20>方向上形成抗蚀剂条状掩模，然后用干蚀刻法进行蚀刻，形成脊88。随后，在p侧上沉积出SiO2介电膜93，再在p接触层侧上形成由Ni/Pt/Au构成的p-电极89，并且在n基底侧上形成由Ti/Al构成的n-电极90。然后，装置在分离槽处进行分离，形成半导体激光器装置。
按这种方式，其中多晶AlGaN在生长时沉积在SiO2掩蔽材料上然后进行选择性生长的晶片在掩模上具有非常低的位错密度。因此，同样降低了在<11-20>方向上的位错，并且也降低了掩模上面的激光器结构层内存在的位错。
如上文中引证实施例所解释的那样，当氮化物半导体在具有形成图案的掩蔽材料(SiO2等)的晶片上生长时，在掩模上形成多晶大大降低了在掩模上的位错密度。因此，由于位错受掩模应力等的影响而在<11-20>方向内弯曲，因此位错减少，此外，在层平面内从<11-20>方向弯曲的位错也减少，这样就减少了在掩模上的激光器层结构内存在的位错。在这些实施例中，一些实施例使用了生长装置作为在掩模上形成多晶的方法，这对于降低步骤的数目是有效的。
虽然，本发明的一个实施方案是参考附图的基础上进行解释的，但是这只是本发明的例证而已，本发明可以使用各种其它构成。
例如，在上述实施例中，使用SiO2作为掩蔽材料，但是也可以使用另外的掩蔽材料，如SiNx或氧化铝。掩膜的形状在<11-20>方向上是条状图案，但是它可以是矩形、圆形、六边形等。
此外，为了减少位错，在掩模上形成了多晶AlGaN，但是本发明不应当认为是限制于这样，它也可以使用多晶AlxInyGa1-x-yN(0≤x≤1，0≤y≤1)。
而且，在上述实施例中，半导体层作为实施例解释，但是本发明可以应用于其它发光器件，如发光二极管，而且可以应用于光感受器和电子装置中。
在上述实施例中中间层使用了InGaN，但是本发明不应当认为是限制于这些，它可以使用AlxInyGa1-x-yN(0≤x≤1，0≤y≤1)。
权利要求
1.一种氮化物半导体基底，其包括III族氮化物半导体基底；掩模，形成于所述III族氮化物半导体基底之上；和半导体多层膜，形成于所述掩模上方；所述掩模具有沉积在其表面上的多晶材料。
2.根据权利要求1所述的氮化物半导体基底，其中所述多晶材料由包含铝和氮作为主要元素的材料形成。
3.根据权利要求1所述的氮化物半导体基底，其中在具有多晶材料的掩模表面上形成有空隙。
4.根据权利要求1所述的氮化物半导体基底，其中所述掩模提供在III族氮化物半导体基底的表面上。
5.根据权利要求1所述的氮化物半导体基底，其中所述III族氮化物半导体基底在其表面附近的位错密度为1×107/cm2或更低。
6.一种氮化物半导体装置，其包括如下III族氮化物半导体基底；掩模，形成于所述III族氮化物半导体基底上；和形成于所述掩模上的半导体多层膜，所述半导体多层膜包括活性层；其中，所述掩模具有沉积在其表面上的多晶材料。
7.根据权利要求6所述的氮化物半导体装置，其中所述多晶材料由包含铝和氮作为主要元素的材料形成。
8.根据权利要求6所述的氮化物半导体装置，其中在具有多晶材料的掩模表面上形成有空隙。
9.根据权利要求6所述的氮化物半导体装置，其中所述掩模提供在III族氮化物半导体基底表面上。
10.根据权利要求6所述的氮化物半导体装置，其中所述III族氮化物半导体基底在其表面附近的位错密度为1×107/cm2或更低。
11.根据权利要求6所述的氮化物半导体装置，其中所述掩模提供在氮化物半导体装置的器件隔离平面附近。
12.一种用于制备氮化物半导体基底的方法，所述方法包括如下步骤在III族氮化物半导体基底上形成掩模的步骤；在所述掩模表面上沉积多晶材料的步骤；和在所述掩模上形成半导体多层膜的步骤，所述半导体多层膜包括活性层。
13.根据权利要求12所述用于制备氮化物半导体基底的方法，其中在掩模表面上沉积多晶材料的步骤包括在将掩模表面与酸接触后沉积多晶材料的步骤。
14.根据权利要求12所述用于制备氮化物半导体基底的方法，其中在掩模表面上沉积多晶材料的步骤中，在所述掩模的表面上形成空隙。
15.根据权利要求12所述用于制备氮化物半导体基底的方法，其中所述掩模提供在III族氮化物半导体基底的表面上。
16.根据权利要求12所述用于制备氮化物半导体基底的方法，其中所述III族氮化物半导体基底在其表面附近的位错密度为1×107/cm2或更低。
17.一种用于制备氮化物半导体装置的方法，所述方法包括如下步骤在III族氮化物半导体基底上形成掩模的步骤；在所述掩模表面上沉积多晶材料的步骤；和在所述掩模上形成半导体多层膜的步骤，所述半导体多层膜包括活性层。
18.根据权利要求17所述用于制备氮化物半导体装置的方法，其中在所述掩模表面上沉积多晶材料的步骤包括在将掩模表面与酸接触后沉积多晶材料的步骤。
19.根据权利要求17所述用于制备氮化物半导体装置的方法，其中在掩模表面上沉积多晶材料的步骤中，在所述掩模的表面上形成空隙。
20.根据权利要求17所述用于制备氮化物半导体装置的方法，其中所述掩模提供在III族氮化物半导体基底的表面上。
21.根据权利要求17所述用于制备氮化物半导体装置的方法，其中所述III族半导体基底在其表面附近的位错密度为1×107/cm2或更低。
全文摘要
多晶AlN3通过溅射方法沉积在SiO
文档编号H01S5/323GK1846299SQ200480024908
公开日2006年10月11日 申请日期2004年8月30日 优先权日2003年8月29日
发明者仓本大, 笹冈千秋, 松馆政茂 申请人:日本电气株式会社