专利名称：用于制造硬掩模的方法和硬掩模结构的制作方法
技术领域：
本发明涉及用于制造硬掩模的方法和硬掩模结构。
目前，用于制造小于100nm的形体尺寸的适合的光学光刻法的发展面临相当多的问题，涉及用于所使用的光致抗蚀剂材料的化学性、用在光学光刻法的环境中的掩模的制造、以及所使用的光刻工具的复杂性。已知技术目前是成本非常高的。
小于100nm的形体尺寸(100nm以下的结构)的制造已经引起使用波长λ＝193nm的光的光刻法的发展，甚至对于所谓的“65nm”技术节点引起使用波长λ＝157nm的光的光刻法的发展。
然而，使用波长λ＝157nm的光的光学光刻法要求新的光致抗蚀剂材料。然而，尽管已经付出相当大的开发努力，但是迄今为止，满足所有技术要求的适合的光致抗蚀剂材料仍未开发出来。
并且，在使用波长λ＝157nm的光的光学光刻法的环境中，要求用于制造在光刻法中使用的掩模的新材料和新方法，而对这种新材料和新方法的开发是成本非常高的。
另外，对于制造用于157nm的光刻法的掩模，要求新而昂贵的基本设施，例如，要求新的检查工具和新的修理工具。
最终，该工具，更确切地说，执行使用波长λ＝157nm的光的光刻法的设备，自身是非常昂贵的，并且要求相当多的开发工作。
目前，所谓的分辨率增强技术(RET)正被用于在65nm技术节点的晶片的最临界的(就分辨率而言)层中制造具有相应的希望尺寸的结构，从而提高目前惯用的193nm的光刻。
特别对于利用临界尺寸(CD)的精确控制制造非常小的栅结构，目前唯一适合的方法将在如[1]中描述的与两次曝光相关的交替相移掩模(altPSM)的使用中可知道。然而，两次曝光和交替相移掩模显著提高了工艺成本。
并且，[2]到[5]描述了各种用于沉积二氧化硅和氧化铝的原子层外延方法，也称为原子层沉积方法(ALD方法)。描述了这样的一种方法，其中氧化硅通过等离子体CVD方法应用于光致抗蚀剂结构，部分去除硅层，使得光致抗蚀剂结构的上部区域暴露，随后去除光致抗蚀剂结构。
具体而言，此步骤的缺点是，该方法的可靠性非常差，因为，由于出现在等离子体CVD方法的环境中的工艺条件，光致抗蚀剂结构被破坏，或被热处理，使得其随后非常困难地被去除，并且可能损坏形成的电路结构的其余部分。
并且，为了减小形成硬掩模的间距，[7]披露了利用共形断开(conformal turn-off)从所形成的层制造垫片结构，所述结构在基板上延伸，并且通过在已经实现垫片形成后去除的垫片连接。描述了重叠沉积的两个硬掩模，并且在第二硬掩模层上应用光致抗蚀剂层。首先，利用图案化的光致抗蚀剂暴露的第二硬掩模层区域被去除，使得留在光致抗蚀剂层下面的第二硬掩模层的部分随后被用作用于蚀刻第一硬掩模层的蚀刻掩模。第二硬掩模层被修整，且随后将第二硬掩模层的剩余材料作为硬掩模蚀刻第一硬掩模层的暴露区域。随后接着修整图案化的第一硬掩模层。
本发明基于使用与现有技术相比更节省成本的生产工艺制造亚光刻硬掩模的问题。
通过生产硬掩模的方法和具有根据独立权利要求的特性的硬掩模结构解决此问题。
在生产硬掩模的方法中，将光致抗蚀剂层应用在基板上。所应用的光致抗蚀剂层随后被图案化，并且通过原子层外延方法将硬掩模层应用于图案化的光致抗蚀剂层。随后去除该硬掩模层的部分，暴露图案化的光致抗蚀剂层的相应部分。换句话说，去除硬掩模层的部分，使得图案化的光致抗蚀剂层的相应部分被暴露。暴露的图案化的光致抗蚀剂层随后被去除。
硬掩模结构具有基板和应用在基板上的图案化的光致抗蚀剂层。硬掩模层应用于图案化的光致抗蚀剂层上。
显然，可看到本发明涉及使用低温原子层外延方法将硬掩模层直接应用于图案化的光致抗蚀剂层。随后利用各向异性蚀刻步骤蚀刻硬掩模层的水平区域。这样硬掩模层被清楚地“打开”，从而图案化的光致抗蚀剂层至少部分被暴露，以随后去除它。没有被去除的硬掩模层的垂直部分保持并具有可根据在原子层外延方法的环境中希望的尺寸被非常精确地设定的层厚度。
本发明的优点特别在于，为了在使用常规掩模类型的硬掩模中形成亚光刻结构，而产生节省成本的生产方法。并且，由于将原子层外延方法用于形成硬掩模层，所以能非常精确地控制硬掩模层的厚度，并且很好共形地将硬掩模层应用于图案化的光致抗蚀剂层，使得硬掩模被精确形成到一个原子层，由此甚至就临界尺寸(CD)而言，所生产的硬掩模是可靠的。
并且，本发明的一个重要方面是，硬掩模层被直接应用在图案化的光致抗蚀剂层上，这可仅通过特别使用原子层外延方法完全实现，因为该原子层外延方法是在约100℃被执行的，即，在低于常规光致抗蚀剂材料的焙烘温度很多的温度执行的。
所使用的光致抗蚀剂材料可以是任何希望的光致抗蚀剂材料(也称为光致抗蚀剂)。
硬掩模层由电介质形成，优选由二氧化硅(SiO2)或氧化铝(Al2O3)形成。
作为可选方案，硬掩模层可由适合的介电材料形成，例如由下述材料的其中之一形成·氧化锆(ZrO2)，·二氧化铪(HfO2)，·稀土材料的氧化物，或·镧系元素的氧化物。
因此，概言之，可使用任何适合的介电材料形成硬掩模层，优选使用可利用原子层外延方法应用的任何适合的介电材料。
并且，本发明的重要优点可在以下事实看出使用传统光刻掩模形成亚光刻硬掩模结构。
具体而言，如将在下面更详细地说明的，以下光刻元件的两个或三个用于形成亚光刻硬掩模1)用于限定该结构的中等分辨率光致抗蚀剂掩模；2)用于选择较大的待曝光区域的中等分辨率掩模；3)中等分辨率修整掩模。
三个中等分辨率掩模使得能生产(即，制造)根据本发明的亚光刻硬掩模结构，例如作为随后执行栅蚀刻的基础。因此，根据本发明的工艺流程通过简单而节约成本的新工艺顺序取代了复杂而成本高的分辨率增强技术和掩模方案(例如交替相移掩模的使用)。
本发明的优选变型在从属权利要求中显示。
下述本发明的改进均涉及生产硬掩模的方法和硬掩模结构。
根据本发明的一个改进，硬掩模层由介电材料形成，优选由二氧化硅或氧化铝形成，可选地由上述材料的其中之一形成。
在去除图案化的光致抗蚀剂层之前，优选用各向异性蚀刻方法去除，特别优选用各向异性干蚀刻方法(例如，反应离子蚀刻方法(RIE))去除硬掩模的部分。显然，去除覆盖光致抗蚀剂材料的光致抗蚀剂层的材料，即，布置在光致抗蚀剂层上面的硬掩模层的“覆盖部分”，由此暴露光致抗蚀剂层的至少部分，优选暴露整个光致抗蚀剂层。
显然，以此方式形成在由光致抗蚀剂制成的顶侧上开口的平行六面体(即，未设置有硬掩模材料)，该平行六面体带有由硬掩模材料制成的垫片。
根据本发明的另一改进，在已去除图案化的光致抗蚀剂层后，优选使用中等分辨率修整掩模去除硬掩模层的第二部分，由此举例来说利用修剪或蚀刻掉硬掩模层的仍不希望的部分以边缘结构形成希望的硬掩模。在此上下文中应指出，如果适合，可将中空平行六面体用作亚光致抗蚀剂硬掩模，只要所述结构能利用硬掩模执行希望的基板的随后蚀刻即可。
多个电子电路集成在该基板中。
硬掩模特别用于随后蚀刻布置在硬掩模下面的栅叠层。
并且，根据本发明的另一改进，在沉积第一硬掩模层后，将由不同材料制成的第二硬掩模层应用于图案化的光致抗蚀剂层，该第二硬掩模层接着优选利用原子层外延方法被应用。如下面描述的，该方法使得能同时制造由具有不同厚度的硬掩模材料制成的复杂结构。
特别优选地，根据本发明的这项改进，第一硬掩模层由氧化铝形成，第二硬掩模层由二氧化硅形成，反之亦然。其它材料同样可考虑作为硬掩模层，只要它们能以低温被共形地沉积，并且它们能随后关于彼此被有选择地蚀刻。具体而言，如果用于硬掩模层和第二硬掩模层的材料可关于彼此被有选择地蚀刻，则可使用上述硬掩模层材料。
将两种不同的硬掩模层材料用于第一硬掩模层和第二硬掩模层实现了第二硬掩模层的简单且节约成本的有选择的蚀刻，而不会侵蚀第一硬掩模层。
优选地，利用根据本发明的本示范性实施例的中等分辨率掩模将由常规光致抗蚀剂制成的光致抗蚀剂层应用于第二硬掩模层，并且将第二光致抗蚀剂层图案化。
在去除显影的区域即光致抗蚀剂层的所示出的区域(在正光刻方法的情况下)，或去除没有显影的区域即第二光致抗蚀剂层的未示出的区域(在负光刻方法的情况下)后，形成结构上扩大的区域，所述区域举例来说用作接合盘，即明显作为用于与基板中的电子元件的端子接触的端子区，举例来说作为用于反相电路中的电触点的接合盘。
本发明的实例实施例在附图中示出，下面对其进行更详细地说明。
其中在附图中
图1示出处于生产过程中第一时间点的根据本发明的第一示范性图1示出处于生产过程中第一时间点的根据本发明的第一示范性实施例的硬掩模结构100。
硬掩模结构100具有由硅或某一其它半导体材料制成的晶片基板101，其中多个电子电路元件或电子开关电路集成到所述晶片基板中，这些电子电路元件或电子开关电路例如是电阻、电容、电感、(CMOS)场效应晶体管、双极晶体管等。
利用旋涂方法将光致抗蚀剂层103应用于基板101的上表面102上。使用中等分辨率光致抗蚀剂掩模(未示出)限定将形成在光致抗蚀剂层103中的结构。在曝光将被去除的光致抗蚀剂层103的区域(根据本示范性实施例使用正光刻方法)后，将光致抗蚀剂层103图案化，即利用湿蚀刻方法去除光致抗蚀剂层103的曝光和显影的区域，由此在光致抗蚀剂层103中形成开口104。换句话说，在光致抗蚀剂层103中形成沟104，从而部分暴露基板101的上表面102。
在已经实现图案化后，例如，本质上与一般的现有技术对应，以在100℃和200℃之间的温度烘焙图案化的光致抗蚀剂层103。
此后，如图2中所示，在硬掩模结构200处于生产过程中第二时间点的情况下，利用原子层外延方法以原子层外延层的形式应用由氧化铝制成的硬掩模层201到光致抗蚀剂层103和基板101的暴露的上表面102，从而用由氧化铝(Al2O3)制成的硬掩模层201共形地完全覆盖图案化的光致抗蚀剂层103以及该基板的上表面102的暴露的区域。
在上部区域即恰好在基板101的上表面102下的区域中，形成栅叠层结构(未示出)，其中如下面更详细地描述的，使用根据本发明制造的硬掩模蚀刻该栅叠层结构。
在上下文中应指出，由于光致抗蚀剂层103没有被用作蚀刻掩模，所以光致抗蚀剂层103的厚度可被选择为较小，即，在例如60nm和200nm之间的范围内。
根据本发明的示范性实施例使用在[2]、[3]、或[4]中描述的氧化铝的ALD沉积的方法之一。
在约50℃至100℃的工艺温度执行原子层外延方法。
硬掩模层201的厚度取决于希望的最终横向尺寸，即，将生产的硬掩模的横向形体尺寸，并且可被精确设定到一个原子层。根据本发明的此示范性实施例，硬掩模层201具有在10nm和50nm之间的厚度。
如图3中处于生产过程的第三时间点的硬掩模结构300中所示的，根据本示范性实施例，借助于反应离子蚀刻，使用各向异性干蚀刻方法去除硬掩模层201的部分。根据本发明的此示范性实施例，再次去除基板101上不再由图案化的光致抗蚀剂层103覆盖的区域，从而重新暴露如图1中所示的基板101的上表面102的暴露的区域。
此外，通过各向异性干蚀刻方法，去除如此多的硬掩模层的材料，使得图案化的光致抗蚀剂层103的上表面被暴露。
这样，最初用图案化的光致抗蚀剂层103的材料填充的顶部开口的空腔平行六面体301清楚地呈现。
随后例如通过焚化图案化的光致抗蚀剂层103的光致抗蚀剂材料剥去(即，去除)光致抗蚀剂。
根据本发明的此示范性实施例，空腔平行六面体301的高度约为50nm。
所制造的中空平行六面体301的边缘结构的宽度等于硬掩模层201的层厚度；根据此示范性实施例，硬掩模层201因而具有在10nm和50nm之间的厚度。
使用中等分辨率修整掩模，在随后的步骤中去除剩余的第一硬掩模层的区域，即中空平行六面体301的区域，从而产生高度为50nm和宽度为10nm的凸纹401。这在图4中处于生产过程中第四时间点的硬掩模结构400中示出。
所产生的凸纹401形成用于蚀刻位于凸纹401下面的栅结构的希望的硬掩模。
图5示出处于生产过程中第一时间点的根据本发明的第二示范性实施例的硬掩模结构500。
本发明的第二示范性实施例从具有第一亚光刻硬掩模的结构开始，所述结构举例来说根据第一示范性实施例的方法制造。在此情形下，将图4中所示的硬掩模结构400作为下面所示出的根据本发明的第二示范性实施例制造硬掩模结构的方法的基础。
尽管根据本发明的第二示范性实施例仅采用两个中等分辨率掩模，然而根据第二示范性实施例也可使用三个中等分辨率掩模。
本发明的第二示范性实施例使得能制造待形成的硬掩模的两个不同厚度。具有两个不同厚度的硬掩模可用作制造薄硬掩模或用于制造所谓的接合盘的实例，其中该薄硬掩模即为用于超短栅结构的薄亚光刻硬掩模加用于蚀刻更长的栅结构的第二掩模区，该接合盘即为用于与基板101中的电子元件接触(例如用于与集成进基板101的反相电路的反相端子接触)的较大端子区。
在根据图4制造硬掩模401后，即在已经修剪硬掩模层后，再次利用原子层外延方法在硬掩模401的整个表面以及基板101的上表面102的暴露的区域上共形沉积第二介电层。
根据本发明的此示范性实施例，第二硬掩模层501由二氧化硅(SiO2)形成。
第二硬掩模层501具有约20nm的厚度。
第二光致抗蚀剂层601(比较，图6中处于生产过程的第二时间点的硬掩模结构600)应用于第二介电层上，即，应用于第二硬掩模层501上。通过光学光刻方法，使用中等分辨率掩模，限定要求较厚介电层(即，由第一硬掩模层和第二硬掩模层制造的层)的区域，且该(这些)区域被曝光，从而被显影。
使用适合的蚀刻方法，去除第二光致抗蚀剂层601的曝光区域，从而形成图案化的第二光致抗蚀剂层。
此后，使用相对第一硬掩模层的材料有选择地蚀刻第二硬掩模层501的材料的湿蚀刻方法，去除不在第二光致抗蚀剂层601下面的区域，即，第二硬掩模层501的暴露的区域(比较，图7中处于制造方法的第三时间点的根据本发明的第二示范性实施例的硬掩模结构700)。
利用所使用的选择性湿蚀刻方法去除第二硬掩模层501的暴露的区域，从而形成图案化的第二硬掩模层701。此后，利用焚化去除图案化的第二光致抗蚀剂层601，从而形成硬掩模结构700，该硬掩模结构一方面具有宽度为10nm的硬掩模的薄凸纹401，也具有由第二硬掩模701形成的变宽的区域。
可选择地，非必需地提供通过适合的各向异性蚀刻方法去除实现蚀刻后仍存在的横向位于第二硬掩模层701的第二光致抗蚀剂层601下面的区域702。优选将反应离子蚀刻方法用于此目的。
接着，使用在图7中形成的硬掩模结构700蚀刻希望的结构，例如剩余的第二硬掩模层701下面的接合盘或具有第一栅长度的凸纹401下面的栅叠层。利用图案化的第二硬掩模层701，进一步能以非常简单的方式制造具有比第一栅长度大的第二栅长度的栅叠层。
根据本发明的示范性实施例，第一硬掩模层具有约10nm的厚度，第二硬掩模层具有约20nm的厚度。这样，通过制造的硬掩模结构700，使用凸纹401以及图案化的第二硬掩模层701，本发明使得能制造具有10nm的栅长度的结构以及具有50nm的栅长度的结构。
尽管没有执行栅修剪就产生了亚光刻硬掩模结构，但是根据本发明不要求例如交替相移掩模等成本高的光刻技术。
在可选实施例中，根据第二示范性实施例的方法以图2中所示的硬掩模结构开始。在此情形下，将第二硬掩模层直接应用于目前为止仍未图案化的第一硬掩模层，并且以上面在这两个示范性实施例的上下文中所示的相应方式应用随后的图案化步骤到两个硬掩模层，从而在此情形下也形成具有两个不同厚度的硬掩模。
在本文中引用了以下出版物[1]L.W.Liebmann(IBM Corporation)，Layout Impact Resolution Enhancement TechniquesImpediment or Opportunity，International Symposium on Physical Design，Monterey，California，USA，page 110，April 6 to 9，2003[2]US5,916,365；[3]US5,480,818；[4]US4,389,973；[5]US6,090,442；[6]JP 01035916 A(Patent Abstracts of Japan)；[7]US 2003/0157436 A1；[8]US 6,368,982 D1.
参考标号列表100 硬掩模结构101 基板102 基板的上表面103 光致抗蚀剂层104 沟200 硬掩模结构201 第一硬掩模层300 硬掩模结构301 中空平行六面体400 硬掩模结构401 硬掩模500 硬掩模结构501 第二硬掩模层600 硬掩模结构601 第二光致抗蚀剂层700 硬掩模结构701 图案化的第二硬掩模层702 将去除图案化的第二硬掩模层的区域
权利要求
1.一种用于制造硬掩模的方法，其中光致抗蚀剂层应用于基板上，其中所述光致抗蚀剂层被图案化，其中利用原子层外延方法将硬掩模层应用于所述图案化的光致抗蚀剂层，其中所述硬掩模层的部分被去除，从而暴露所述图案化的光致抗蚀剂层的相应部分，其中所述暴露的图案化的光致抗蚀剂层被去除。
2.根据权利要求1所述的方法，其中所述硬掩模层由二氧化硅形成。
3.根据权利要求1所述的方法，其中所述硬掩模层由氧化铝形成。
4.根据权利要求1至3中任一项所述的方法，其中利用各向异性蚀刻方法，特别是利用各向异性干蚀刻方法去除所述硬掩模层的部分。
5.根据权利要求4所述的方法，其中利用反应离子蚀刻方法去除所述硬掩模层的部分。
6.根据权利要求1至5中任一项所述的方法，其中在去除所述图案化的光致抗蚀剂层后去除所述硬掩模层的第二部分。
7.根据权利要求6所述的方法，其中通过修剪去除所述图案化的光致抗蚀剂层后留下的硬掩模层去除所述硬掩模层的第二部分。
8.根据权利要求1至7中任一项所述的方法，其中在去除所述图案化的光致抗蚀剂层后将第二硬掩模层应用于所述硬掩模层。
9.根据权利要求8所述的方法，其中利用原子层外延方法应用第二硬掩模层。
10.根据权利要求3和8或3和9中任一项所述的方法，其中所述第二硬掩模层由二氧化硅形成。
11.根据至权利要求10的任一项权利要求所述的方法，其中所述硬掩模层和/或所述第二硬掩模层由下述材料的一种形成氧化锆，二氧化铪，稀土材料的氧化物，或镧系元素的氧化物。
12.根据至权利要求11的任一项权利要求所述的方法，其中第二光致抗蚀剂层被应用于所述第二硬掩模层，及其中所述第二光致抗蚀剂层被图案化。
13.一种硬掩模结构，具有基板，具有应用在所述基板上的图案化的光致抗蚀剂层，具有应用在所述光致抗蚀剂层上的硬掩模层。
全文摘要
根据本发明的方法，硬掩模层通过原子层沉积方法被应用到形成一定结构的光致抗蚀剂层上，硬掩模层的一部分被去除，使得形成一定结构的光致抗蚀剂层的相应部分被暴露出。所述暴露的部分然后被去除。
文档编号H01L21/02GK1860586SQ200480028389
公开日2006年11月8日 申请日期2004年9月30日 优先权日2003年9月30日
发明者R·费尔哈伯, H·特维斯 申请人:英飞凌科技股份公司