专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种半导体装置及其制造方法，特别涉及具有氧化物电介质电容器的半导体装置及其制造方法。
背景技术：
动态随机存取存储器(DRAM)以一个晶体管和一个电容器构成一个存储器单元。为了以较小的电容器来实现希望的电容，电容器的电介质膜的介电常数越高越为优选。只要电介质膜为铁电体，就能够存储极化特性，能够实现非易失性的铁电体随机存取存储器(FeRAM)。
作为介电常数为10以上、更优选为50以上的高电介质，已知有钛酸钡锶(BST)BaSrTiO等的具有钙钛矿型结晶结构的氧化物。另外，作为铁电体，已知有同样具有钙钛矿型结晶结构的氧化物、即PbZrTiO(PZT)、SrBiTiO(SBT)等。这些钙钛矿型氧化物电介质能够通过溶胶、凝胶法等的旋压、溅射、化学气相沉积(CVD)等成膜。以下，虽然主要以使用了钙钛矿型氧化物铁电体的铁电体电容器为例进行说明，但并没有限制的意思。
即使进行钙钛矿型氧化物铁电体的成膜，在保持成膜不变的状态下，也是非结晶相、或结晶化不充分的情况较多。另外，有时还缺乏氧气。这时，不能将保持成膜不变的氧化物铁电体原样作为有用的氧化物铁电体来使用。因此，成膜后，需要在氧化环境中进行退火。在氧化性环境中的退火有可能对晶体管、W插件等的基底结构带来不良影响。
即使一旦补充缺乏的氧气而进行结晶化的处理，之后当在高温下接触到氢等的还原性环境时，氧化物铁电体的特性经常会再次劣化。形成铁电体电容器之后，用氧化膜等的绝缘膜覆盖其表面。利用含有大量氢的气体在高温下进行氧化硅膜的成膜时，氢经常会使铁电体的特性劣化。
USP5,953,619(JP特开平11-54716号)给出在硅基板上形成开关MOS晶体管之后，在基板上形成覆盖绝缘栅电极的硼磷硅玻璃(BPSG)等的层间绝缘膜，并形成接触孔，埋入Ti/TiN/W等的导电层来形成导电性插件，在其上形成氮化硅膜、氧化硅膜之后，形成铁电体电容器。即使在氧化环境中进行退火，也因氮化硅膜成为氢遮蔽膜，而在氧化环境保护基底结构。氧化硅膜具有粘接层的功能。做成铁电体电容器之后，以将正硅酸乙酯(TEOS)作为硅源极的等离子体增强(PE)化学气相沉积(CVD)形成氧化硅膜，形成在电容器间埋入的层间绝缘膜，然后形成连接晶体管和电容器的Al配线。通过利用TEOS氧化膜来抑制氢的产生，从而抑制铁电体电容器的特性恶化。
近年来，在半导体装置高集成化的同时，铁电体电容器也提高集成度，铁电体电容器间、电极间的间隙越来越窄。当将TEOS氧化膜用于配线标准0.35μm的多层配线、配线标准0.18μm以下的结构中时，以氧化硅膜埋入较窄的间隙的埋入特性(gap filling)会不充分而产生空隙。
发明的公开本发明的目的在于，提供一种以氧化硅膜填充到氧化物电介质电容器间、电极间的间隙使其无空隙、并抑制了电容器的特性劣化的半导体装置。
本发明的其他目的在于，提供一种能够抑制氧化物电介质电容器的特性劣化、抑制空隙产生的并填充电容器间、电极间的间隙的半导体装置的制造方法。
本发明的另外的目的在于，提供一种具有特性优越的铁电体电容器的高集成度的半导体装置。
本发明的其他目的在于，提供一种能够以高集成度形成特性优越的铁电体电容器，并能够在电容器间不产生空隙的埋入的半导体装置的制造方法。
根据本发明的一个观点，提供一种半导体装置的制造方法，包括(a)准备在形成了半导体元件的半导体基板上方形成了氧化物电介质电容器的基板的工序；(b)覆盖上述氧化物电介质电容器而以第一条件的高密度等离子体(HDP)CVD来堆积氧化硅膜的工序；(c)在上述工序(b)后，以比上述第一条件提高了高频偏压的第二条件的HDPCVD来堆积氧化硅膜的工序。
根据本发明的其他观点，提供一种半导体装置，其具有半导体基板；形成在上述半导体基板上的半导体元件；覆盖上述半导体元件而形成在上述半导体基板上的层间绝缘膜；形成在上述层间绝缘膜上的氧化物电介质电容器；覆盖上述氧化物电介质电容器而堆积在上述层间绝缘膜上的Si浓的氧化硅膜；堆积在上述第一氧化硅膜的上方，比第一氧化硅膜的Si组成低的第二氧化硅膜。
附图的简单说明
图1A、1B是铁电随机存取存储器(FeRAM)的等价电路图、表示平面配置例的俯视图。
图2是在实施例中使用的高密度等离子体(HDP)化学气相堆积(CVD)装置的剖视图。
图3A、3B是概略表示用于实验的样品的结构的剖视图、表示实验结果的曲线图。
图4A～4D是表示实施例的具有铁电体电容器的半导体装置的制造方法的主要工序的剖视图。
图4E～4H是表示实施例的具有铁电体电容器的半导体装置的制造方法的主要工序的剖视图。
图5是表示半导体装置的铁电体电容器和多层配线部分的结构例的剖视图。
用于实施发明的最佳方式图1A表示FeRAM的电路结构例。在图中表示四个存储器单位。MOS晶体管TR1和铁电体的FeRAM电容器FC1构成一个存储器单位MC1。同样，MOS晶体管TR2和FeRAM电容器FC2构成存储器单位MC2，MOS晶体管TR3和FeRAM电容器FC3构成存储器单位MC3，MOS晶体管TR4和FeRAM电容器FC4构成存储器单位MC4。上下并列的两个晶体管的源极区域由共通的半导体区域构成，与位线BL1、BL2相连接。横向并列的MOS晶体管的栅电极与共通的字线WL1、WL2相连接。电容器的对向电极与共通的板线PL1、PL2相连接。此外，如果取代FeRAM电容器而使用普通电介质电容器，则成为DRAM。
虽然可以由一个晶体管和一个电容器构成一个存储器单元，但也可以由与该字线相连接的两个晶体管和与各晶体管相连接的电容器来构成一个存储器单元。将位线BL1和BL2作为BL和/BL，通过存储互补性数据从而信号的容限变为两倍。
图1B表示实现图1A的电路的半导体装置的平面结构例。半导体有源区域AR1、AR2和配置在其上方的栅电极(字线WL1、WL2的一部分)构成四个晶体管TR1-TR4。在晶体管的上下配置有四个FeRAM电容器FC1-FC4。FeRAM电容器FC1和FC3沿横向并列配置，FeRAM电容器FC2和FC4也沿横向并列配置。当集成度提高时，电容器间的间隙变窄，例如变为0.35μm、0.18μm左右。
为了以氧化硅等的绝缘膜埋入狭窄的间隙，需要使用埋入特性好的成膜方法。埋入特性优越的氧化硅膜的成膜方法为高密度等离子体(HDP)CVD。HDP氧化硅膜一般将硅烷(SiH4)、O2、Ar作为原料气体来使用。当硅烷分解时产生大量的氢。当用HDPCVD进行覆盖FeRAM电容器的氧化硅膜的成膜时，则FeRAM电容器的特性会劣化。埋入特性和FeRAM电容器的特性维持成相互制约的关系。
图2表示埋入特性优越的电感耦合型HDPCVD装置的结构。在Al制金属腔室壁CW的上表面设置透过高频(RF)的氧化铝制的RF窗RFW，在其上配置数圈的线圈RFC，供给13.56MHz的高频电力。在腔室壁CW上具备多个气体喷嘴GN，其供给希望的气体，从而形成混合气体环境。在能够沿上下方向移动的工作台ST上具有静电卡盘ESC，吸附晶片WF。对工作台ST施加频率为4MHz、偏压功率为2.0kw～3.0kw的高频偏压。腔室内的空间与真空排气装置相连接，能够维持为希望的真空度。例如，以规定流量比供给SiH4、O2、Ar，通过施加RF电力、高频偏压，能够在RF窗RFW下方产生高密度的等离子体PLS，从而在晶片WF上堆积氧化硅膜。可以说HDPCVD是沉积和溅射同时进行的工序，由于在凸部优先进行溅射所以埋入特性提高。
本发明人考虑到为了降低氢的影响而切断高频偏压。当在没有高频偏压下进行氧化硅膜的HDPCVD时，埋入特性下降。由此，将成膜初期设为没有高频偏压，堆积改变了性质的较薄的氧化硅膜，然后接通高频偏压，进行埋入特性优越的氧化硅膜的成膜。只要使下层氧化硅膜具有氢遮蔽功能，就能够抑制铁电体电容器的特性劣化。通过以一般的HDPCVD来形成上层氧化硅膜，从而谋求维持埋入特性。
图3A表示样品的结构。硅基板的基底US上形成贵金属的下部电极EL、PZT的铁电体层FeL、贵金属的上部电极EU，从而形成有FeRAM电容器FC。覆盖FeRAM电容器FC，首先用没有高频偏压的HDPCVD，将SiH4、O2、Ar作为原料气体，堆积下层氧化硅膜OX1，然后接通高频偏压，堆积上层氧化硅膜OX2。改变下层氧化硅膜OX1的厚度，从而测定了FeRAM电容器特性的成品率。
图3B是表示实验结果的曲线图。特性s1是将下层氧化硅膜OX1的厚度做成为9nm时的结果。在制造后192小时中成品率接近100％，但是随着时间的经过而成品率下降，在528小时之后成品率下降到约92％。特性s2是将下层氧化硅膜OX1做成为12.7nm时的结果。在到528小时的测定时间中，成品率大致为100％。将下层氧化硅膜OX1的厚度为做成为18.5nm、39nm、49.5nm时也得到了良好的结果。
从这些实验结果可判断，当以施加了高频偏压的HDPCVD来覆盖FeRAM电容器而堆积氧化硅膜时，会产生成膜损伤；当在生长初期切断高频偏压时，成膜损伤减小；当将厚度为10nm以上的下层氧化硅膜在没有高频偏压下成膜时，成品率能够大致达到100％。此外，以没有高频偏压的HDPCVD所形成的氧化硅的Si浓。因此认为以没有高频偏压的HDPCVD所形成的Si浓的氧化硅具有防止氢、水分扩散的功能(以下也称为氢遮蔽能力)。
以没有高频偏压的HDPCVD所形成的下层氧化硅膜越厚，则防止氢、水分的扩散的能力越高，但是埋入特性越下降。以没有高频偏压的HDPCVD所形成的下层氧化硅膜成膜过厚为非优选，而50nm以下为优选。为了具有防止氢、水分的扩散的功能，优选10nm以上。即，优选在没有高频偏压下进行10nm～50nm的下层氧化硅膜的成膜。优选进行HDPCVD时的基板温度为175℃～350℃。
可以取代SiH4、O2、Ar而将SiH4、N2O、Ar作为原料气体，来进行SiON层的成膜。也可以向氧化硅中添加F来降低介电常数。通过使用包含SiF4/O2/Ar的原料气体来进行HDPCVD，从而能够形成低介电常数膜。
当在没有高频偏压的氧化硅膜HDPCVD之前，进行Al氧化膜、Al氮化膜、Ta氧化膜、Ta氮化膜、Ti氧化膜、Zr氧化膜等的具有氢扩散防止能力的绝缘膜的成膜时，能够提高氢扩散防止能力。另外，以降低了高频偏压的HDPCVD来进行氧化硅膜的成膜之后，或者以高频偏压较低的HDPCVD和提高了高频偏压的HDPCVD来进行氧化硅膜的成膜之后，进行使用了N2或者N2O的等离子体处理，也能够进行脱水处理、膜质改善。此时的基板温度，优选为200℃～450℃。填充了间隙之后，也可以以使用了TEOS的等离子体CVD来进行氧化硅膜的成膜。以使用了TEOS的等离子体CVD来形成了氧化膜之后，进行使用了N2或者N2O的等离子体处理也有效。能够抑制氢产生量。其后也可以以化学机械研磨来进行平坦化处理。也可以在HDPCVD中，控制Ar、O2等的其他的气体的流量相对SiH4等的硅源极气体的流量的比，从而改变沉积和溅射之比。
此外，对将生长初期做成没有高频偏压的情况进行了说明，但通过降低生长初期的高频偏压应该也能得到同样的效果。也可以开始降低高频偏压，然后逐渐提高。
进行多层配线时等，在氧化硅膜的总厚变厚时，可以将在没有高频偏压下所成膜的氧化硅膜和在有高频偏压下所成膜的氧化硅膜适当层叠。即，可以在氧化硅膜的总厚中插入多层没有高频偏压的氧化硅膜。
在没有高频偏压下进行氧化硅膜的成膜时，比在有高频偏压下成膜时降低总流量也更为有效。在没有高频偏压下进行氧化硅膜的成膜时，降低流量相对于总流量的比也更为有效。例如将O2的流量变为硅烷SiH4的流量的5倍以上。
以下，参照附图对本发明的实施例的半导体装置的制造方法的主要工序进行说明。
如图4A所示，在p型硅基板11的表面，通过局部氧化(LOCOS)而形成厚度约为500nm的场氧化膜12。此外，虽然例示了硅基板11具有p型时的情况，但是也可以在硅基板11的表面设置希望的n型阱、p型阱、n型阱中的p型阱。另外，也可以使导电类型全部颠倒。也可以取代LOCOS而以浅沟槽隔离(STI)来形成元件分离区域。
在被场氧化膜12划定的硅基板11(有源区域AR)表面，通过热氧化来形成厚度约为15nm的栅氧化膜13。在栅氧化膜13上，进行厚度约为120nm的多晶硅层14a、厚度约为150nm的硅化钨(WSi)层14b的成膜，从而形成栅电极层14。此外，能够通过溅射、CVD等来做成栅电极层。在栅电极层14上，还通过CVD来形成氧化硅膜15。在氧化硅膜15上形成抗蚀图案，将氧化硅膜15、栅电极层14刻画为同样形状的图案。然后，除去抗蚀掩模。
将栅电极层14和氧化硅膜15的图案作为掩模，向硅基板11的表面注入低杂质浓度的n型杂质的离子，从而形成低浓度n型杂质渗杂区域(扩展)21。此外，在硅基板上做成CMOS电路时，分为n沟道区域和p沟道区域来进行离子注入。
作为离子注入，例如对于n沟道晶体管离子注入P或者/以及As，对于p沟道晶体管，例如离子注入BF2。例如剂量为1013左右。
如图4B所示，在整个硅基板11上，以基板温度为800℃，覆盖栅电极结构而堆积厚度为150nm左右的高温氧化(HTO)膜。然后通过进行反应性离子蚀刻(各向异性蚀刻)，除去平坦面上的HTO膜，仅在栅电极结构的侧壁上残留侧壁。此外，在栅电极上表面残留事先形成的氧化硅膜15。以后，将氧化硅膜15、侧壁合在一起而称为第一绝缘膜17。
用第一绝缘膜17作为掩模，进行高浓度的离子注入，形成高杂质浓度的更深的源极/漏极区域22。对于n沟道晶体管，例如注入剂量为1014～1015cm-2左右的As离子，对p沟道晶体管，例如注入剂量为1014～1015cm-2左右的BF2离子。
如图4C所示，在整个硅基板11面上，进行硼磷硅玻璃(BPSG)、氮氧化物、硅氧化物等的氧化硅18的成膜。在氧化膜18成膜后，对表面进行平坦化而使厚度为1μm左右。
除以单一的层形成氧化膜18的情况之外，还有以多层的层叠来形成氧化膜18的情况。例如也可以在下面形成厚度约为200nm的氮氧化物层，在其上形成等离子体增强正硅酸乙酯(TEOS)氧化膜。可以使用回流、化学机械研磨(CMP)、回蚀等进行氧化膜18的平坦化。
在使氧化硅18的表面平坦化之后，形成露出MOS晶体管的源极/漏极区域的接触孔19。可以使用具有例如直径约为0.5μm左右的开口的抗蚀掩模，通过反应性离子蚀刻来形成接触孔19。
在形成了接触孔19的基板上，形成配线层。例如由以厚度约为20nm的Ti层和厚度约为50nm的TiN层的层叠而形成的金属胶层24、和堆积在其上的W层25来形成配线层。例如以溅射来堆积金属胶层。例如通过使用了WF6和H2的CVD来堆积厚度约为800nm的W层。通过形成该配线层，埋入接触孔19，从而形成与源极/漏极区域22相连接的配线层。
如图4D所示，通过回蚀来除去氧化膜18上的W层25以及金属胶层24。可以通过使用了Cl类气体的干式蚀刻来进行回蚀。另外，也可以通过化学机械研磨(CMP)来除去氧化膜18上的W层以及金属胶层。通过回蚀或者CMP工序，形成氧化膜18a和W层25a、金属胶层24a的金属插件大致相同平坦的平面。在进行回蚀时，有时W层25a的表面比周围低。
如图4E所示，在被平坦化的平面上以基板温度为350℃左右的低温，通过等离子体增强(PE)CVD，来堆积厚度为50nm～100nm左右的氮化膜26。在低温下进行氮化膜形成是为了防止W层25a的氧化，和为了防止与硅基板接触的Ti层产生硅化反应而破坏接合。
优选在氮化膜形成后还层叠厚度约为80nm左右的氧化膜。例如，通过使用了TEOS的等离子体增强CVD的TEOS氧化膜来形成该氧化膜。通过限制基板温度来防止硅化反应导致的接合破坏。
氮化膜覆盖埋入接触孔内的金属插件，从而在其后的工序中氧从表面侵入，而防止氧化金属插件。
在氮化膜上形成氧化膜时，与形成在其上的电容器下部电极之间的密封性提高。以下，在单独的氮化膜时，包括氮化膜和氧化膜的层叠时，将层26称为氧遮蔽绝缘膜。
在氧遮蔽绝缘膜26上，将由膜厚为20～30nm的Ti层和膜厚为150nm的Pt层的层叠而构成的下部电极27、膜厚为300nm的PZT电介质膜28、由膜厚为150nm的Pt构成的上部电极29，分别通过溅射来成膜。PZT电介质膜28在保持堆积的状态不变的状态下为非结晶相，不具有极化特性。
在做成PZT电介质膜28之后，堆积上部电极29之前，或者在堆积上部电极29之后，在O2环境中进行退火处理。在例如一个大气压的O2环境中以850℃进行约5秒钟的退火处理。可以使用快速热退火(RTA)装置来进行这种退火处理。此外，也可以用电阻炉来取代RTA进行800℃以上、10分钟以上的退火处理。例如以800℃进行约30分钟的退火处理。
通过这样的氧气环境中的退火处理，PZT电介质膜28变得多结晶化，例如表示出大致30μC/cm2的极化率。由于用氧遮蔽绝缘膜26来覆盖W层25a，所以可防止氧化。当W层25a氧化时，由于体积膨胀而产生破坏层叠结构的危险性。例如有时在高度方向上膨胀1μm。
如图4F所示，利用公知的光刻法技术对上部电极29、电介质膜28、下部电极27进行图案成形。通过图案成形，形成下部电极27a、电介质膜28a、上部电极29a。此外，为了使做成的高度差缓和，优选从下层向上层逐渐减小面积。在电容器的图案成形之后，还在氧气环境中以500～650℃的温度进行回复退火。
此外，PZT电介质膜28a在表示在下部电极(111)上取向时显现出优越的极化特性。为了实现这样的结晶方位，控制下部电极27a的Ti膜厚、以及将氧以外的PZT成分表示为PbxZryTi1-y时，将PZT电介质膜28a中的Pb量控制在例如x＝1～1.4，更优选控制在大约1.1。PZT电介质膜做成后，优选尽量避免包括氢等的还原性气体的高温工序。
如图4G所示，通过上述的没有高频偏压的HDPCVD，覆盖所做成的电容器而在整个基板上进行厚度为10nm～50nm的Si浓的第一氧化硅膜30成膜。形成氢(水分)扩散防止膜30。然后，接通高频偏压，通过埋入特性良好的HDPCVD，以希望的厚度进行降低了Si组成的(近于化学计量学)第二氧化硅膜34的成膜。并进行CMP，使表面平坦化。
如图4H所示，也可以将氢扩散防止膜做成为第一氢扩散防止膜30a、第二氢扩散防止膜30b的层叠等。将一方做成上述的Si浓的氧化硅膜，将另一方做成Al氧化物、Al氮化物、Ta氧化物、Ta氮化物、Ti氧化物、Zr氧化物中的任意一种层。然后，按照需要形成多层配线。关于铁电体存储器的一般的结构、制造工序，可参照USP5,953,619(JP特开平11-54716号)(根据参照文件在此加入)。
图5表示FeRAM电容器以及其上的多层配线的结构例。在层间绝缘膜IL中埋入导电性插件35，形成有氧遮蔽膜26来覆盖其表面。这样构成层间绝缘膜在氧遮蔽膜26上，形成由下部电极27a、铁电体层28a、上部电极29a所形成的FeRAM电容器37，覆盖FeRAM电容器37而堆积氧化硅膜30和氧化硅膜34，该氧化硅膜30具有以没有高频偏压的HDPCVD所形成的Si浓的氢遮蔽能力；该氧化硅膜34虽然是以具有高频偏压的HDPCVD所形成的，大概会在化学计量学方面缺乏氢遮蔽能力，但其埋入特性优越。
在图的结构中，形成导电性插件35以及到下部电极27a的导通孔，通过上述这样的步骤而埋入W等的导电性插件38、39。形成到达上部电极29a的导通孔之后，堆积Al层，进行图案成形，从而形成第一Al配线41。此外，也可以在上部电极29a上配备导电性插件。通过没有高频偏压的HDPCVD，覆盖第一Al配线41而在氧化硅膜34上堆积Si浓的具有氢遮蔽能力的氧化硅膜43，接着接通高频偏压，堆积欠缺氢遮蔽能力但埋入特性优越的氧化硅膜45。形成贯通氧化硅膜45、43而到达下部的连接部的导通孔，并埋入导电性插件47。堆积Al层，进行图案成形，从而形成第二Al配线49。
与上述同样的，覆盖第二Al配线49而堆积具有氢遮蔽能力的氧化硅膜53、欠缺氢遮蔽能力但埋入特性优越的氧化硅膜55。通过同样的工序来形成所希望的层数的多层配线。
以上虽然按实施例说明了本发明，但是本发明并不仅限于此。例如，将铁电体电容器的下部电极和上部电极中的任何一个与板线连接、并可任意将任何一个与晶体管连接。也可以形成Cu镶嵌波纹配线来取代Al配线。也可以使用BST等的其他的材料来取代PZT作为铁电体。进而，也可以使用BST等的高电介质来取代铁电体。也可以在下层导电性插件的表面形成具有氧遮蔽能力的电极，而省略氧遮蔽膜。另外，本领域的技术人员应该明了可以进行各种的变更、改良、组合。
工业上的可利用性能够用于半导体存储装置。
权利要求
1.一种半导体装置的制造方法，其特征在于，包括(a)准备在形成了半导体元件的半导体基板上方形成了氧化物电介质电容器的基板的工序；(b)覆盖上述氧化物电介质电容器而以第一条件的高密度等离子体(HDP)CVD来堆积氧化硅膜的工序；(C)在上述工序(b)之后，以比上述第一条件提高了高频偏压的第二条件的HDPCVD来堆积氧化硅膜的工序。
2.如权利要求1所记载的半导体装置的制造方法，其特征在于，上述工序(b)的第一条件是指，在没有高频偏压下进行具有氢遮蔽能力的氧化硅膜的成膜。
3.如权利要求1所记载的半导体装置的制造方法，其特征在于，从上述第一条件到第二条件的期间，高频偏压逐渐增加。
4.如权利要求1～3中任意一项所记载的半导体装置的制造方法，其特征在于，在上述工序(b)中成膜的氧化硅膜的厚度为10nm～50nm。
5.如权利要求1～4中任意一项所记载的半导体装置的制造方法，其特征在于，在上述工序(b)、(c)中，基板温度为175℃～350℃。
6.如权利要求1～5中任意一项所记载的半导体装置的制造方法，其特征在于，上述工序(b)、(c)使用SiH4、O2、Ar的混合气体、或者SiH4、N2O、Ar的混合气体、或者SiF4、O2、Ar的混合气体来作为原料气体。
7.如权利要求6所记载的半导体装置的制造方法，其特征在于，在上述工序(b)、(c)中，改变相对于硅源极气体的流量的其他气体的流量，从而改变沉积和溅射之比。
8.如权利要求1～7中任意一项所记载的半导体装置的制造方法，其特征在于，还包括(d)在上述工序(b)、或(b)以及(c)之后，进行使用了N2或者N2O的等离子处理，从而进行脱水处理乃至膜质改善的工序。
9.如权利要求1～8中任意一项所记载的半导体装置的制造方法，其特征在于，还包括(e)覆盖上述氧化物电介质电容器而堆积Al氧化物、Al氮化物、Ta氧化物、Ta氮化物、Ti氧化物、Zr氧化物中的任意一种的层的工序。
10.一种半导体装置，其特征在于，具有半导体基板；形成在上述半导体基板上的半导体元件；覆盖上述半导体元件而形成在上述半导体基板上的层间绝缘膜；形成在上述层间绝缘膜上的氧化物电介质电容器；覆盖上述氧化物电介质电容器而堆积在上述层间绝缘膜上的Si浓的第一氧化硅膜；堆积在上述第一氧化硅膜的上方、比上述第一氧化硅膜的Si组成低的第二氧化硅膜。
11.如权利要求10所记载的半导体装置，其特征在于，上述氧化物电介质是PZT、SBT、BST中的任意一种。
12.如权利要求10或者11所记载的半导体装置，其特征在于，上述第一氧化硅膜的厚度为10nm～50nm。
全文摘要
提供一种能够抑制氧化物电介质电容器的特性劣化、抑制空隙产生并填充电容器间、电极间的间隙的半导体装置的制造方法。半导体装置的制造方法包括以下工序(a)准备在形成了半导体元件的半导体基板上方形成了氧化物电介质电容器的基板的工序；(b)覆盖上述氧化物电介质电容器而以第一条件的高密度等离子体(HDP)CVD堆积氧化硅膜的工序；(c)，在上述工序(b)之后，以比上述第一条件提高了高频偏压的第二条件的HDPCVD来堆积氧化硅膜。
文档编号H01L27/105GK1954430SQ200480043079
公开日2007年4月25日 申请日期2004年7月27日 优先权日2004年7月27日
发明者和泉宇俊 申请人:富士通株式会社