专利名称：半导体器件及其制造方法
相关申请本申请要求2004年1月9日提交的日本专利申请No.2004-004509的优先权，其内容并入本申请作为参考。
背景技术：
本发明涉及一种用于半导体器件和其制造方法的技术。更具体地，本发明涉及一种能对半导体衬底(substrate)上设置的介电膜的蚀刻进行更好控制的技术。
日本未审查专利公开No.2001-332510(专利文献1)公开了一种技术，通过减少对半导体衬底的过度蚀刻，即使是在高长宽比的接触孔处，减少对半导体衬底的损害和腐蚀。通过干蚀刻在半导体衬底上形成的介电膜形成这里的接触孔，由此暴露出半导体衬底。
在根据该技术制造半导体器件中，在带有扩散层的半导体衬底上依次形成一层薄的富硅介电膜和一层厚的包含硼磷硅玻璃(BPSG，boron-doped phospho-silicate glass)的层间介电膜，光刻胶膜作为掩模形成，并且采用光刻胶膜作掩模干蚀刻层间介电膜和富硅介电膜。由此形成延伸至扩散层的接触孔。在该工序中，通过控制蚀刻气体的组分，使得蚀刻一旦进行到富硅介电膜表面立即停止。然后采用具有不同组分的另一种蚀刻气体蚀刻富硅介电膜。
富硅介电膜为硅含量(SiOx，其中1≤x≤2)大于常规氧化硅膜的介电膜，并且例如通过采用2∶1的SiH4和O2的气体混合物进行等离子体化学汽相沉积(等离子体CVD)制备。
日本未审查专利公开No.2001-85523(专利文献2)公开了一种技术，减少在半导体衬底上形成双重波纹结构中的额外加工步骤。
该出版物中所公开的形成双重波纹的加工方法包括下列步骤(a)形成一个堆叠层，包括第一介电层、第二介电层和一个蚀刻停止层，(b)在第一介电层和第二介电层中的一个中形成第一开口，和(c)在第一介电层、第二介电层和蚀刻停止层中的至少两个中形成第二开口，其中第二开口比第一开口小，并且在至少部分基底处形成。
第一介电层和第二介电层各包括一个氧化硅介电膜如硼磷硅玻璃(BPSG)膜和一个纺丝状玻璃(SOG，spin-on-glass)膜。蚀刻停止层包含在选择性蚀刻方面抗蚀刻性比第二介电层更大的材料。该材料的例子为Ta(钽)、TaN(氮化钽)、氮化硅、富硅氧化物和多层氧化硅电介质。
日本未审查专利公开No.2000-260871(专利文献3)公开了一种技术，解决在半导体衬底上形成具有不同深度的接触孔中的问题。
在上面刚提到的出版物中所公开的制造半导体器件的方法包括下列步骤在具有台阶并被设置在半导体衬底上的底基层电路布图上方形成第一层介电膜，在第一层介电膜上形成第二层介电膜，平整第二层介电膜的表面，和形成多个具有不同深度的接触孔，该接触孔从第一层和第二层介电膜延伸至底基层电路布图。在相同蚀刻条件下第一层介电膜和第二层介电膜具有不同的蚀刻速率(etching rate)。第一层介电膜作为对抗用于平整第二层介电膜的化学和机械抛光(CMP)的停止膜。
发明概述在半导体存储装置如闪存(flash memories)和DRAM中，失效的存储单元被转换为冗余存储单元(redundant memory cell)，以避免或补救故障。通过在电路的一部分中形成熔丝(fuse)和典型地通过激光作用烧断熔丝，实施该转换。
该熔丝一般与半导体衬底上的存储元件上的布线同时形成。一旦完成晶片加工，就用介电膜覆盖布线层如熔丝的顶部。但是在深入研究之后，本发明人首次发现了常规技术中的下列问题。
具体地，如果覆盖熔丝的介电膜过厚，会因为能量不足而不能烧断熔丝，即使从上面向熔丝施加激光也是如此。因此，一般在晶片加工的最后步骤中还蚀刻位于熔丝上的表面保护膜(介电膜)，以减少位于熔丝上的介电膜的厚度，其中蚀刻覆盖最上层布线的表面保护膜(介电膜)，暴露出部分最上层布线，形成键合焊盘(bonding pad)。相反，位于熔丝上的介电膜过薄会引起熔丝侵蚀，这是因为水和其它杂质穿过位于熔丝上的介电膜并接触到熔丝。控制覆盖熔丝的介电膜的厚度是影响所得半导体器件成品率和可靠性的关键因素。
在通过蚀刻层间介电膜形成连接上层和下层布线的通孔中，会因为光掩模位置不正而出现下层布线与通孔的相对位置不正(misregistration)。该位置不正的问题越来越严重，因为随着半导体器件封装密度的增加，布线尺寸变得越来越小。
更具体地，如果在下层布线和通孔处于相对位置不正时蚀刻层间介电膜，则还会过度蚀刻覆盖位于下层布线、半导体元件和半导体衬底之下的布线的介电膜。这会引起埋入通孔的金属插塞与半导体元件和/或半导体衬底之间短路。
因此，本发明的一个目的是提供一种技术，通过对设置在半导体衬底上的介电膜的蚀刻进行更好的控制，从而最优化位于熔丝上的介电膜的厚度。
本发明的另一个目的是提供一种技术，即使在下层布线和通孔处于相对位置不正时通过蚀刻层间介电膜形成连接上层和下层布线的通孔，也能防止过度蚀刻位于下层布线之下的介电膜。
本发明典型地提供下列内容。
本发明第一个方面提供一种半导体器件，其包括半导体衬底和设置在半导体衬底上的多层布线，中间插入层间介电膜，其中至少包括氧化硅膜和富硅氧化物膜的第一介电膜被设置在最上层布线之上，设置键合焊盘取代部分第一介电膜，并且熔丝设置在位于最上层布线之下的布线层中。
本发明第二个方面提供一种半导体器件，其包括半导体衬底，设置在半导体衬底上的第一介电膜，经由第一介电膜设置在半导体衬底上的富硅氧化物膜，设置在富硅氧化物膜上的第一层布线，设置在第一层布线上并包括氧化硅膜的层间介电膜，和设置在层间介电膜上的第二层布线，其中通过设置在层间介电膜中的通孔使第一层布线和第二层布线相互电连接。
本发明第三个方面提供一种制造半导体器件的方法，包括下列步骤(a)在半导体衬底上形成多层布线，中间插入层间介电膜；(b)在形成多层布线的最上层布线的步骤之前在半导体衬底上形成熔丝；(c)在最上层布线上形成包括氧化硅膜和富硅氧化物膜的第一介电膜；和(d)蚀刻第一介电膜以暴露出部分最上层布线，由此形成键合焊盘和开孔，开孔位于熔丝之上。
此外，本发明第四方面有利地提供一种制造半导体器件的方法，包括下列步骤(a)在半导体衬底上形成第一介电膜，并在第一介电膜上形成富硅氧化物膜；(b)在富硅氧化物膜上形成第一层布线，并且在第一层布线上形成层间介电膜，该层间介电膜包括氧化硅膜；(c)蚀刻层间介电膜，由此形成延伸至第一层布线的通孔；和(d)蚀刻之后在层间介电膜上形成第二层布线，由此通过通孔使第二层布线与第一层布线电连接。
本发明的典型的优点如下。
本发明对于设置在半导体衬底上的介电膜的蚀刻能够进行更好的控制。
此外，本发明能改善半导体器件的成品率和可靠性。
附图简述
图1、2、3、5、6、7、8和10是半导体衬底主体部分的剖视图，依次说明作为本发明一个实施方式的制造半导体器件的方法。
图4是说明熔丝和设置在熔丝两边的金属插塞位置的平面图。
图9是说明熔丝和设置在熔丝上的开孔位置的平面图。
图11是说明最上层布线和在部分最上层布线中形成的键合焊盘位置的平面图。
图12、13、14、15和16是半导体衬底主体部分的剖视图，依次说明作为本发明另一个实施方式的制造半导体器件的方法。
图17是半导体衬底主体部分的剖视图，说明作为本发明又一个实施方式的制造半导体器件的方法。
图18是说明当富硅氧化物膜作为富硅氧化硅膜时形成富硅氧化物膜和氧化硅膜的举例性顺序的视图。
具体实施例方式
的说明参考下列几个实施方式及附图进一步详细说明本发明。在附图中，分别用相同的参考标记表示相同的部件，省去其重复说明。
第一个实施方式参考图1至11一步一步地按顺序说明制造半导体器件的方法。在该方法中，在设置在熔丝上的介电膜中形成开孔。各个剖视图中的左侧部分各自表示熔丝形成区域，其右侧区域表示键合焊盘(下文中称为“焊盘”)形成区域。
参考图1，例如根据常规制造方法在半导体衬底1(下文中称为“衬底”)上首先形成装置隔离槽2、p型井3、作为闪存的存储单元Qs和作为外围电路的n沟道MISFET Qn。衬底1包括例如p型单晶硅。接着，通过化学汽相沉积(CVD)在存储单元Qs和n沟道MISFET上形成介电膜如氧化硅膜12和13。然后在氧化硅膜13上形成第一层布线14和15。
作为闪存的存储单元Qs各自包括例如设置在p型井3中的n型半导体区域8和三个栅(gate)，即浮动栅7、控制栅10和选择器栅11。浮动栅7设置在相邻两个选择器栅11之间。通过介电膜如第一栅氧化膜4a的作用使浮动栅7和p型井3相互隔离。同样地，通过层间介电膜如氧化硅膜9的作用使浮动栅7和选择器栅11相互隔离，通过介电膜如第二栅氧化膜4b的作用使浮动栅7和控制栅10相互隔离。控制栅10纵向(写字线方向；图中的横向)延伸并构成字线(wordline)。选择器栅11列向(column-wise)延伸，即横向垂直于字线。n型半导体区域8列向延伸，即横向垂直于写字线，并作为局部位线(bit line)。
构成闪存外围电路的n沟道MISFET Qn包括栅氧化膜4、n型半导体区域6和栅电极5。外围电路包括该n沟道MISFET Qn和p沟道MISFET(未示出)。
通过化学机械抛光(CMP)平整覆盖存储单元Qs和n沟道MISFETQn的氧化硅膜13的表面。第一层布线14与n沟道MISFET Qn电连接，第一层布线15与存储单元Qs电连接。第一层布线14和15各自包括金属膜或金属氮化物膜如钨(W)膜、钛(Ti)膜、氮化钛(TiN)膜、铝合金膜或包含Ti膜和TiN膜的多层膜。
接着，参考图2，通过CVD在第一层布线14和15上沉积氧化硅膜16和17。通过化学机械抛光平整氧化硅膜17的表面。然后在氧化硅膜16和17中形成通孔18，之后在通孔18内部插入金属插塞19。然后在氧化硅膜17上形成第二层布线20和熔丝21。金属插塞19用来电连接第二层布线20与第一层布线14，并且包括Ti膜、TiN膜和W膜。第二层布线20和熔丝21包含与第一层布线14和15相同的材料。熔丝21用作将失效的存储单元Qs转换为冗余存储单元的开关。典型地通过激光作用烧断熔丝21，将失效的存储单元Qs转换为冗余存储单元。
接着，参考图3，通过CVD在第二层布线20和熔丝21上形成氧化硅膜23和24。通过化学机械抛光平整氧化硅膜24的表面。在熔丝的两边的氧化硅膜23和24中形成通孔25，并且在通孔25内部插入金属插塞26。金属插塞26用作阻隔层，防止熔丝21侵蚀。该侵蚀例如由透过在后续步骤中形成于熔丝21之上的开孔的水汽引起。金属插塞26由与下层金属插塞19相同的材料(Ti膜，TiN膜和W膜)形成。参考图4，金属插塞26设置成与熔丝21平行。
参考图5，在氧化硅膜24上形成第三层布线27。第三层布线27用作闪存的最上层布线，并由与下层布线(第一层布线14和15，和第二层布线20)相同的材料形成。
参考图6，在第三层布线27上沉积一层富硅氧化物(下文中称为SRO)膜28。SRO膜28的硅含量比常规氧化硅膜大，其Si对氧的组成比率为1∶2。即，下层的SRO膜28的硅含量比上层的介电膜29(氧化硅膜29)大。通过等离子体CVD采用与形成常规氧化硅膜相同的气体如SiH4和O2气体形成该SOR膜28。在该情况中，SiH4和O2气体的比率设置成高于形成常规氧化硅膜中所用的比率。SRO膜28的厚度设为，例如约70nm。
参考图7，然后通过等离子体CVD在SRO膜28上形成氧化硅膜29，并且通过等离子体CVD在氧化硅膜29上形成氮化硅膜30。氧化硅膜29和氮化硅膜30的厚度分别设为，例如约900nm和约700nm。
图18是说明当SRO膜28作为富硅氧化硅膜形成时，SRO膜28和氧化硅膜29的膜形成顺序示例的视图。在气体序列中的数字各自表示以sccm计(cm3/min)的气体的供应量。在上层电极HF功率和下层电极LF功率的序列中的数字各自表示以W计的高频功率。
例如通过等离子体CVD采用硅烷气体可形成本文中的SRO膜28。本文中所用的等离子体CVD装置可以是，例如平行板反应器。作为加工气体，可使用例如含硅烷气体如单硅烷(SiH4)、氧气(O2气体)和稀释气如氩(Ar)的气体混合物。可使用另一种硅烷气体如二硅烷(Si2H6)气体和四乙氧基硅烷(TEOS)气体取代单硅烷气体。可使用含氧气体如一氧化二氮(N2O)气体或臭氧(O3)气体取代氧气。t0与t1之间的时期为空白时间；t2与t5之间的时期表示SRO膜28的膜形成时间；t5与t8之间的时期表示氧化硅膜29的膜形成时间。在时间t1时开始加热晶片1W并向反应室充入氩和氧。在时间t2时开始充入单硅烷。为了形成作为富硅膜的SRO膜28，在SRO膜28的膜形成中单硅烷流动速率设置成大于氧化硅膜29的。在SRO膜28的膜形成中单硅烷、氧气和氩气的流动速率分别设置成，例如约77sccm(即，77cm3/min)、约97sccm和约90sccm。在氧化硅膜29的膜形成中单硅烷、氧气和氩气的流动速率分别设置成，例如约70sccm、约90sccm和约90sccm。
当下层SRO膜28作为硅含量大于上层氧化硅膜29的氧化硅膜形成时，可在一个等离子体CVD装置的反应室中形成SRO膜28和氧化硅膜29，使得前者具有比后者更高的硅含量。这缩短了膜形成的时间周期。此外，可连续和稳定地形成SRO膜28和氧化硅膜29，并且杂质的污染较少。这改善了膜形成工艺的可靠性。
当在SRO膜28上形成包括氧化硅膜29和氮化硅膜30的厚介电膜时，介电膜的厚度在第三层布线27之上的区域和其下没有形成第三层布线27的区域如熔丝21之上的区域之间有变化。特别地，位于熔丝21上的介电膜包括至少氧化硅膜和SRO膜。此外，SRO膜构成位于熔丝21上的介电膜的最低层，并且因此能用作蚀刻氧化硅膜中的蚀刻停止层。
参考图8，在熔丝21上方形成开孔，由此将位于熔丝21上的介电膜的厚度设置成所希望的水平。图9说明在熔丝21上方形成的开孔31和熔丝21的平面图样(位置)的例子。
采用光刻胶膜(未示出)作掩模对熔丝21上方区域内的包括氧化硅膜29和氮化硅膜30的介电膜进行干蚀刻，形成开孔31。在该工序中，也对第三层布线27上方区域内的包括氧化硅膜29和氮化硅膜30的介电膜进行干蚀刻，以暴露出部分第三层布线27，由此形成键合焊盘。
在干蚀刻氮化硅膜30之后对氧化硅膜29的蚀刻中，SRO膜28用作蚀刻停止层，这是因为氧化硅膜29和下层SRO膜28具有不同的蚀刻速率。特别地在第三层布线27之上和熔丝21之上区域中的SRO膜表面处停止蚀刻，即使包括氧化硅膜29和氮化硅膜30的介电膜厚度在第三层布线27之上和熔丝21之上的区域之间不同。
接着，参考图10，通过改变蚀刻条件除去开孔31(通孔31)底部处和第三层布线27上方的区域中的SRO膜28。这使得部分第三层布线27被暴露出来，由此形成键合焊盘27p并控制位于熔丝21上的介电膜的厚度。在该工序中，位于SRO膜28之下的氧化硅膜24和第三层布线27几乎不被蚀刻，这是因为这些膜具有与SRO膜28不同的蚀刻速率。图11说明了第三层布线27和通过暴露部分第三层布线27所形成的键合焊盘27p的平面图样(位置)的例子。在后续步骤中将Au导线和元件结合到键合焊盘27p的表面上。
根据本实施方式(第一个实施方式)，用作蚀刻停止层的SRO膜28设置在氧化硅膜29下面。然后，在用作最上层布线的第三层布线27上形成包括氧化硅膜29和氮化硅膜30的厚介电膜，并且干蚀刻该介电膜，由此形成开孔31和键合焊盘27p。这能更好地控制氧化硅膜29的蚀刻量，即使包括氧化硅膜29和氮化硅膜30的介电膜在第三层布线27之上的区域和熔丝21之上的区域之间具有不同的厚度。这里的熔丝用作第二层布线。因此，能在形成开孔31的过程中防止过度蚀刻下层介电膜，并且能最优化位于熔丝21上的介电膜的厚度。这能改善半导体器件如闪存的成品率和可靠性。
在本实施方式中SRO膜28设置在氧化硅膜29下面，但是也可设置成与氧化硅膜29相邻，即在氧化硅膜29和氮化硅膜30之间。或者，SRO膜28可设置在氧化硅膜29内部构成多层结构，其按顺序包括氧化硅膜29、SRO膜28和氧化硅膜29。在任何情况下，都能获得与SRO膜28形成于氧化硅膜29之下的情况相同的优点。
第二个实施方式参考图12至16说明制造半导体器件的另一种方法。在该方法中，在布线上方的介电膜中形成通孔。
首先，参考图12，根据常规制造工序在衬底1上形成装置隔离槽2、p型井3、n沟道MISFET Qn和其它元件。通过CVD在n沟道MISFET上形成介电膜如氧化硅膜13，通过化学机械抛光平整氧化硅膜13的表面，并且在氧化硅膜13上形成SRO膜28。SRO膜28的厚度设置成，例如约70nm。SRO膜28具有与第一个实施方式相同的结构，并且通过与第一个实施方式相同的制造工序形成。
参考图13，干蚀刻SRO膜28和氧化硅膜13，形成接触孔40，在接触孔40内部插入金属插塞，并且在SRO膜28上形成第一层布线14，并且第一层布线14与n沟道MISFET Qn电连接。
参考图14，通过CVD在第一层布线14上形成介电膜16和17(氧化硅膜16和17)，并且通过化学机械抛光平整氧化硅膜17的表面。与第一个实施方式一样，可在一个等离子体CVD装置的反应室中连续形成SRO膜28和介电膜16(氧化硅膜16)。这样，可缩短膜形成的时间，并且杂质的污染较少。这改善了膜形成工艺的可靠性。
参考图15，在氧化硅膜17上形成光刻胶膜42，并且采用光刻胶膜42作掩模干蚀刻氧化硅膜17和16，由此在第一层布线14上方形成通孔18。在该工序中，由于光掩模位置不正，可能会引起第一层布线14和通孔18之间的相对位置不正。但是根据本实施方式，即使存在该位置不正，也能防止蚀刻位于通孔18之下的氧化硅膜13，这是因为氧化硅膜16和下层的SRO膜28具有不同的蚀刻速率，并且SRO膜28用作蚀刻停止层。这防止了通孔18穿透氧化硅膜13并延伸至n沟道MISFET Qn和衬底1，而这又防止了n沟道MISFET Qn或衬底1与金属插塞之间的电短路。在后续步骤中，金属插塞将插入通孔18内部。
参考图16，金属插塞19插入通孔18中，并且在氧化硅膜17上形成第二层布线20。通过与第一个实施方式相同的工序形成金属插塞19。
本实施方式可避免由布线和通孔之间相对位置不正引起的缺陷，并且改善半导体器件的成品率和可靠性。此外，又可减小布线尺寸和芯片面积。
下面将简要描述本发明的典型的优点。
通过在蚀刻氧化硅膜(介电膜)的过程中采用富硅氧化物膜作蚀刻停止层，可更精确地蚀刻设置在半导体衬底上的介电膜。
这能更好地控制设置在半导体衬底上的氧化硅膜的蚀刻量，而这又能最优化位于熔丝上的介电膜的厚度。
在蚀刻氧化硅膜的过程中使用富硅氧化物膜作蚀刻停止层能更好地控制设置在半导体衬底上的氧化硅膜的蚀刻量。这防止在蚀刻层间介电膜形成连接上层布线与下层布线的通孔的过程中蚀刻位于下层布线之下的介电膜。
在上述实施方式中，SRO膜28设置在第一层布线14下面。下述方案也是可接受的，即在第一层布线14上形成SRO膜28和氧化硅膜16和17，在蚀刻氧化硅膜16和17的过程中使SRO膜28用作蚀刻停止层，然后干蚀刻SRO膜28，暴露出第一层布线14。在该情况中，通过将与第一层布线14侧壁接触的区域中的SRO膜28的厚度设置成大于光掩模的最大位置偏移量，可确保防止蚀刻氧化硅膜13。
SRO膜28可设置在氧化硅膜16内部，处于氧化硅膜16和氧化硅膜17之间，或者在氧化硅膜17内部，并且优选设置成靠近第一层布线14。
在上述实施方式中，通过插入通孔18内部的金属插塞19连接第二层布线20和第一层布线14。下述方案也是可接受的，即第二层布线20设置在氧化硅膜17上并且在通孔18内部，由此直接连接第二层布线20和第一层布线14。
尽管已经参考优选的实施方式用特定的术语描述了发明人作出的发明，但是本发明不受限于这些实施方式，并且可在不背离其实际精神和范围的情况下以各种方式进行改进。
在蚀刻氧化硅膜的过程中使用硅含量高于常规氧化硅膜的SRO膜作蚀刻停止层。采用改进蚀刻速率的介电膜作蚀刻停止层也能获得类似的优点。通过向氧化硅膜加入氮、氟和碳原子中的至少一种能改变该氧化硅膜的蚀刻速率。
本发明可用于各种具有熔丝的半导体器件，其中的熔丝用于将失效的存储单元转换为冗余存储单元以补救故障。
权利要求
1.一种半导体器件，包括半导体衬底；和设置在该半导体衬底上的多层布线，中间插入层间介电膜，其中包含至少氧化硅膜和富硅氧化物膜的第一介电膜被设置在最上层布线之上，其中设置键合焊盘取代部分第一介电膜，和其中熔丝设置在位于最上层布线之下的布线层中。
2.根据权利要求1的半导体器件，进一步包括取代熔丝之上的部分第一介电膜的开孔。
3.根据权利要求1的半导体器件，其中用包含氧化硅膜的层间介电膜覆盖熔丝。
4.根据权利要求1的半导体器件，其中富硅氧化物膜构成第一介电膜的最低层。
5.一种半导体器件，包括半导体衬底；设置在半导体衬底上的第一介电膜；设置在第一介电膜上的富硅氧化物膜；设置在富硅氧化物膜上的第一层布线；设置在第一层布线上方并包含氧化硅膜的层间介电膜；和设置在层间介电膜上的第二层布线；其中通过设置在层间介电膜中的通孔使第一层布线和第二层布线相互电连接。
6.根据权利要求5的半导体器件，其中第一介电膜包含氧化硅膜。
7.一种半导体器件，包括半导体衬底；设置在半导体衬底上的第一介电膜；设置在第一层介电膜上的第一层布线；设置在第一层布线上方并包含至少氧化硅膜和富硅氧化物膜的层间介电膜；和设置在层间介电膜上的第二层布线；其中通过设置在层间介电膜中的通孔使第一层布线和第二层布线相互电连接。
8.根据权利要求7的半导体器件，其中富硅氧化物膜构成层间介电膜的最低层。
9.根据权利要求7的半导体器件，其中第一层介电膜包含氧化硅膜。
10.一种制造半导体器件的方法，包括下列步骤(a)在半导体衬底上形成多层布线，中间插入层间介电膜；(b)在形成多层布线的最上层布线的步骤之前在半导体衬底上形成熔丝；(c)在最上层布线上形成包含氧化硅膜和富硅氧化物膜的第一介电膜；和(d)蚀刻第一介电膜，暴露出部分最上层布线，由此形成键合焊盘和开孔，开孔位于熔丝之上。
11.根据权利要求10的方法，进一步包括形成作为第一介电膜的最低层的富硅氧化物膜。
12.根据权利要求10的方法，进一步包括熔丝与位于最上层布线之下的任意布线同时形成。
13.根据权利要求10的方法，其中在步骤(d)中，在蚀刻第一介电膜的过程中，蚀刻氧化硅膜的条件和蚀刻富硅氧化物膜的条件彼此不同。
14.一种制造半导体器件的方法，包括下列步骤(a)在半导体衬底上形成多个第一层布线；(b)经由第一介电膜在第一层布线上形成多个第二层布线；(c)在第二层布线上形成第二介电膜；和(d)选择性蚀刻第二介电膜，由此在部分第二层布线之上和在部分第一层布线之上形成开孔，其中第二介电膜包括至少上下两层，并且下层具有比上层高的硅含量。
15.根据权利要求14的方法，其中部分第一层布线起熔丝的作用。
16.根据权利要求14的方法，进一步包括在一个装置中连续形成第一介电膜。
17.根据权利要求14的方法，其中在步骤(d)中，在蚀刻第二介电膜的过程中，蚀刻第二介电膜下层的条件和蚀刻第二介电膜上层的条件彼此不同。
18.一种制造半导体器件的方法，包括下列步骤(a)在半导体衬底上形成第一介电膜，并且在第一介电膜上形成富硅氧化物膜；(b)在富硅氧化物膜上形成第一层布线，并且在第一层布线上方形成层间介电膜，层间介电膜包含氧化硅膜；(c)蚀刻层间介电膜，由此形成延伸至第一层布线的通孔；和(d)蚀刻之后在层间介电膜上形成第二层布线，由此通过通孔使第二层布线与第一层布线电连接。
19.根据权利要求18的方法，其中第一介电膜包含氧化硅膜。
20.一种制造半导体器件的方法，包括下列步骤(a)在半导体衬底上形成第一介电膜，并且在第一介电膜上形成第一层布线；(b)在第一层布线上方形成层间介电膜，层间介电膜包含氧化硅膜和富硅氧化物膜；(c)蚀刻层间介电膜，由此形成延伸至第一层布线的通孔；和(d)蚀刻之后在层间介电膜上形成第二层布线，由此通过通孔使第二层布线与第一层布线电连接。
21.根据权利要求20的方法，进一步包括形成作为层间介电膜的最低层的富硅氧化物膜。
22.根据权利要求20的方法，其中第一介电膜包含氧化硅膜。
全文摘要
本发明提供一种半导体器件和其制造方法。在半导体器件中，在最上层的第三层布线上方设置富硅氧化物(SRO)膜。然后，干蚀刻位于第三层布线上方的氧化硅膜和氮化硅膜，暴露出部分第三层布线，由此形成键合焊盘和在熔丝上方形成开孔。在该工序中，SRO膜用作蚀刻停止层。这样能最优化位于熔丝之上的介电膜的厚度。
文档编号H01L23/532GK1638112SQ20051000050
公开日2005年7月13日 申请日期2005年1月7日 优先权日2004年1月9日
发明者细田直宏, 金光贤司 申请人:株式会社瑞萨科技