专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法，特别是涉及在同一衬底上具备CMOS(互补金属氧化物)半导体器件等和存储器等的半导体器件及其制造方法。
背景技术：
近些年来，对半导体器件的高速化和低功耗化的要求一直在提高。例如，通过元件构造的微细化实现了半导体器件所具备的CMOS器件的高速化和低功耗化。但是，随着元件构造的微细化，借助于光刻工序确保充分的工艺宽余量却变得困难了起来。为此，在依靠元件构造的微细化实现CMOS器件的高速化和低功耗化的要求方面存在着一个界限。
于是，为了提高MOS晶体管的电流驱动能力，人们进行了这样的开发在半导体衬底上制备应变硅层，在该应变硅层上形成MOS晶体管。该应变硅层通过给Si施加拉伸应力而使得Si的能带构造发生了变化。作为应变硅层的形成方法，为了给Si施加充分大的拉伸应力，采用在半导体衬底上形成晶格常数比Si大的例如SiGe层，在其上边外延生长Si层的办法形成应变硅层。在如此形成的应变硅层上形成MOS晶体管的情况下，载流子的迁移率就会提高。
然而，伴随着半导体器件的高集成化，已形成了在同一衬底上边混合设置CMOS器件、存储器或模拟元件的半导体器件。在为了提高CMOS器件的载流子的迁移率而使用具备应变硅层的半导体衬底的情况下，由于晶格常数比Si大的应变硅层和晶格常数比Si大的SiGe层的影响，在存储器或模拟元件中会发生漏电流或噪声等。因此，存储器和模拟元件的特性就会劣化。特别是如果在应变硅层上形成来自于电容器介电膜的漏电流和PN结漏电流等会成为问题的低漏电流型晶体管或电容器等，则就会产生特性劣化，在模拟元件或DRAM(动态随机存取存储器)等中就成了问题。
此外，作为与之关联的技术，已经公开了可以使用应力硅补偿高的电荷迁移率的CMOS器件。
特开平10-107294号公报发明内容本发明就是鉴于上述情况而提出的，其目的在于提供一种半导体器件及其制造方法。即便是在同一衬底上形成包括CMOS器件的数字元件、存储器和模拟元件的情况下，也可以提高CMOS器件的载流子迁移率，而且可以防止由于漏电流而使得存储器等的可靠性降低。
为了实现上述目的，本发明的第1方面的半导体器件，包括具有第1区域和与上述第1区域相邻的第2区域、且表面上具有第1硅层的衬底；设置在上述第1区域的上述第1硅层的上边的第2硅层；具有比上述第2硅层大的晶格常数、设置在上述第2区域的上述第1硅层的上边的缓和层；以及具有与上述缓和层大致相同的晶格常数、设置在上述缓和层的上边的应变硅层。
本发明的第2方面的半导体器件的制造方法，包括下列步骤在形成于具有第1区域和与上述第1区域相邻的第2区域的衬底的表面上的第1硅层的上边，形成具有晶格常数比上述第1硅层大的缓和层；在上述缓和层的上边形成保护层；用光刻胶膜把上述第2区域的上述保护层覆盖起来；以上述光刻胶膜为掩模刻蚀上述保护层和上述缓和层；在上述第1区域的上述第1硅层的上边形成第2硅层；刻蚀上述第2区域的上述保护层；以及在上述第2硅层和上述缓和层的上边，分别同时形成第3硅层和具有晶格常数与上述缓和层大致相同的应变硅层。
此外，本发明的第3方面的半导体器件的制造方法，包括下列步骤在形成于具有第1区域和与上述第1区域相邻的第2区域的衬底的表面上的第1硅层的上边，形成保护层；用光刻胶膜把上述第1区域的上述保护层覆盖起来；以上述光刻胶膜为掩模刻蚀上述保护层；以上述光刻胶膜为掩模把上述第1硅层一直刻蚀到规定深度为止；在上述第2区域的上述第1硅层的上边形成晶格常数比上述第1硅层大的缓和层；刻蚀上述第1区域的保护层；以及在上述第1硅层和上述缓和层的上边，分别同时形成第3硅层和晶格常数与上述缓和层大致相同的应变硅层。
采用本发明，则可以提供一种半导体器件及其制造方法。这种半导体器件即便是在同一衬底上形成包括CMOS器件等数字元件、存储器和模拟元件的情况下，也可以提高CMOS器件的载流子迁移率，而且可以防止由于漏电流而使得存储器等的可靠性降低。
图1是示出了本发明的实施例1的半导体器件的主要部分的剖面图。
图2是用来说明图1所示的半导体器件的制造方法的剖面图。
图3是接在图2后边的用来说明制造方法的剖面图。
图4是接在图3后边的用来说明制造方法的剖面图。
图5是接在图4后边的用来说明制造方法的剖面图。
图6是接在图5后边的用来说明制造方法的剖面图。
图7是示出了图1所示的半导体器件具备各个元件的一个例子的剖面图。
图8是用来对图1所示的SiGe层2的结构进行说明的剖面图。
图9是在图1所示的半导体器件中还具有SOI构造的半导体器件的剖面图。
图10是示出了本发明的实施例2的半导体器件的主要部分的剖面图。
图11是用来说明图10所示半导体器件的制造方法的剖面图。
图12是接在图11后边的用来说明制造方法的剖面图。
图13是接在图12后边的用来说明制造方法的剖面图。
图14是接在图13后边的用来说明制造方法的剖面图。
图15是在图10所示的半导体器件中还具有SOI构造的半导体器件的剖面图。
图16是在图15所示的半导体器件中使SiGe层到达Si衬底1而构成的半导体器件的剖面图。
图17是示出了本发明的实施例3的半导体器件的主要部分的剖面图。
图18是用来说明图17所示的半导体器件的制造方法的剖面图。
图19是接在图18后边的用来说明制造方法的剖面图。
图20是接在图19后边的用来说明制造方法的剖面图。
图21是接在图20后边的用来说明制造方法的剖面图。
图22是接在图21后边的用来说明制造方法的剖面图。
图23是在图17所示的半导体器件中在绝缘层8的上边具有Si层9的半导体器件的剖面图。
图24是示出了本发明的实施例4的半导体器件的主要部分的剖面图。
图25是用来说明图24所示的半导体器件的制造方法的剖面图。
图26是接在图25后边的用来说明制造方法的剖面图。
图27是接在图26后边的用来说明制造方法的剖面图。
图28是接在图27后边的用来说明制造方法的剖面图。
图29是接在图28后边的用来说明制造方法的剖面图。
图30是在图24所示的半导体器件中还具有SOI构造的半导体器件的剖面图。
图31是示出了本发明的实施例5的半导体器件的主要部分的剖面图。
图32是用来说明图31所示的半导体器件的制造方法的剖面图。
图33是接在图32后边的用来说明制造方法的剖面图。
图34是接在图33后边的用来说明制造方法的剖面图。
图35是接在图34后边的用来说明制造方法的剖面图。
图36是在图31所示的半导体器件中还具有SOI构造的半导体器件的剖面图。
图37是在图36所示的半导体器件中把SiGe层构成为使之到达Si衬底1的半导体器件的剖面图。
图38是在图17所示的半导体器件中还具备缓冲膜20的半导体器件的剖面图。
具体实施例方式
以下，参看附图对本发明的实施例进行说明。另外，在以下的说明中，对于那些具有同一功能和结构的构成要素，赋予同一标号，仅仅在必要的情况下才进行重复的说明。
(实施例1)图1是表示本发明的实施例1的半导体器件的主要部分的剖面图。
在上述半导体器件中，存储器和模拟元件与数字元件混装在一起。所谓模拟元件，指的是在发生了漏电流或噪声的情况下，对器件的特性和可靠性的影响大的元件。所谓数字元件，指的是在发生了漏电流或噪声的情况下，对特性和可靠性的影响小的元件。具体地说，存储器包括DRAM、SRAM(静态随机存取存储器)和闪存等。模拟元件包括电容器、低漏电流型晶体管或处理噪声的影响大的高频信号的元件等。数字元件包括CMOS器件和逻辑电路。在本实施例中，把形成存储器和模拟元件的区域叫做模拟区域。此外，把形成数字元件的区域叫做数字区域。
在Si衬底1的模拟区域的上边，设置硅层3。在硅衬底1的数字区域的上边，设置晶格常数比硅大的SiGe层2。在SiGe层2的上边，设置具有与SiGe层2的表面的晶格常数大致相同的晶格常数的应变硅层4。如此，就构成了图1所示的半导体器件。
其次，参看图1到图6对图1所示的半导体器件的制造方法进行说明。
在图2中，在硅衬底1的上边，例如借助于外延生长形成SiGe层2。该SiGe层2例如具有0.3到0.5微米的膜厚。然后，在SiGe层2的上边淀积保护层5。例如，该保护层5可用SiN构成。此外，该保护层5用来防止在后面工序的硅层形成时，在SiGe层2的表面上形成Si。其次，在保护层5的上边涂敷光刻胶膜6，借助于光刻法把光刻胶膜6图形化以使模拟区域的保护层5露出来。
其次，在图3中，以光刻胶膜6为掩模，对SiGe层2和保护层5进行刻蚀。其次在图4中，剥离光刻胶膜6。
接着，在图5中，在硅衬底1的上边，借助于外延生长形成膜厚大于等于SiGe层2的硅层7。然后，在图6中，借助于湿法刻蚀法刻蚀保护层5。然后，为了使SiGe层2与硅层7的表面一致，借助于CMP(化学机械抛光)进行平坦化。另外，也可以不要该CMP工序。
其次在图1中，在SiGe层2与硅层7的上边，外延生长硅。由此，在SiGe层2的上边形成应变硅层4。此外，在硅层7的上边，形成硅层3(包括硅层7)。这样一来，就可以形成图1所示的半导体器件。
在如此构成的半导体器件中，能够在同一衬底上边制备硅层3和晶格常数比硅层3大的硅层4。因此，采用在硅层3上形成存储器和模拟元件，在应变硅层4上形成CMOS器件的办法，能够降低对于存储器和模拟元件的漏电流和噪声，而对于CMOS器件来说则能够提高载流子迁移率。
图7是示出了具备各个元件的半导体器件的一个例子的剖面图。在半导体器件内形成有由STI(浅沟槽隔离)构成的元件隔离区。在应变硅层4(即，数字区域)上形成有具有栅电极的CMOS器件。在应变硅层3(即，模拟区域)上形成有DRAM和结电容。如图7所示，可以在同一衬底上边形成CMOS器件和DRAM等，而且，对于DRAM和电容器来说可以降低漏电流和噪声，而对于CMOS器件来说则可以提高载流子迁移率。
其次，对SiGe层2的结构进行说明。图8是用来说明SiGe层2的结构的剖面图。本实施例所示的SiGe层2由缓冲层2A和晶格缓和层2B构成。缓冲层2A由锗的浓度与生长方向一起增加的锗化硅Si1-xGex构成。使该缓冲层2A的组成比从硅衬底1朝向上表面在x＝0～0.3的范围内变化。晶格缓和层2B由包括恒定浓度的锗的锗化硅Si1-xGex构成。该晶格缓和层2B具有组成比x＝0.3。
由于如此形成SiGe层2，故在半导体器件中，在SiGe层2与硅衬底1的表面之间就可以减少位错。同样，也可以减少SiGe层2与应变硅层4之间的位错。
此外，在本实施例中，硅衬底1也可以具有SOI(绝缘体上硅)构造。图9是具有SOI构造的半导体器件的剖面图。在硅衬底1的上边设置有绝缘层8。该绝缘层8，例如可由SiO2构成。在绝缘层8的上边设置有硅层9。在硅层9的上边形成的硅层3、SiGe层2和应变硅层4的结构与图1是相同的。此外，至于硅层3、SiGe层2和应变硅层4的制造方法，与用图1说明的制造方法是同样的。
SOI构造的制造方法，首先在硅衬底1的上边淀积绝缘层8。然后在绝缘层8的上边淀积形成硅层9。此外，也可以准备并使用已有的SOI衬底。
在像图9那样构成的半导体器件中，采用在硅层3上形成存储器和模拟元件、在应变硅层4上形成CMOS器件等的办法，对于存储器和模拟元件来说也可以降低漏电流和噪声，而对于CMOS器件来说也可以提高载流子迁移率。此外，除了因伴随着具有SOI构造而产生的寄生电容减小所带来的CMOS器件的动作速度的高速化等的效果之外，也能够伴随着具有应变硅层4而产生的载流子迁移率的提高所带来的CMOS器件的动作速度的高速化。
就如以上所详述的那样，在本实施例中，在同一硅衬底1上，划分形成存储器和模拟元件的模拟区域，和形成数字元件的数字区域。然后，在硅衬底1的模拟区域上形成硅层3，而在硅衬底1的数字区域上形成应变硅层4。
因此，倘采用本实施例，则可以在同一衬底上边形成存储器与模拟元件和数字元件。此外，在已在同一衬底上边形成了存储器与模拟元件和数字元件的情况下，对于存储器和模拟元件来说可以降低漏电流和噪声，而对于CMOS器件来说则可以提高载流子迁移率。
此外，由缓冲层2A和晶格缓和层2B构成SiGe层2。因此，就可以在与SiGe层2接连的各层之间减少位错。
此外，即便是在硅衬底1具有SOI构造的情况下，也可以得到与上述效果同样的效果。
(实施例2)图10是示出了本发明的实施例2的半导体器件的主要部分的剖面图。
在硅衬底1的上述模拟区域的上边设置有硅层11。在硅衬底1的上述数字区域的上边设置有SiGe层10。该SiGe层10被设置为使得在硅衬底1的表面上露出来而且被埋入到硅衬底1内。此外，SiGe层10的结构与在上述实施例1中所示的SiGe层2的结构相同。在SiGe层10的上边，设置有具有与SiGe层10的表面的晶格常数大致相同的晶格常数的应变硅层12。这样一来，就构成了图10所示的半导体器件。
其次，参看图10到图14，说明图10所示的半导体器件的制造方法。
在图11中，在硅衬底1的上边淀积保护层13。该保护层13，例如，可用SiN构成。此外，在后工序的SiGe层形成时，该保护层13用来防止在Si衬底1的表面上形成SiGe。其次，在保护层13的上边涂敷光刻胶膜14，借助于光刻法把光刻胶膜14图形化以使数字区域的保护层13露出来。
其次，在图12中，以光刻胶膜14为掩模，对保护层13进行刻蚀。然后，以光刻胶膜14为掩模刻蚀硅衬底1，一直到规定深度为止。接着，剥离光刻胶膜14。
其次，如图13所示，在数字区域的硅衬底1的上边，借助于外延生长把SiGe层10形成为使得表面的位置变得比模拟区域的硅衬底1的表面的位置高。其次，在图14中，借助于湿法刻蚀法对保护层13进行刻蚀。然后，为了使SiGe层10与硅衬底1的表面一致，借助于CMP(化学机械抛光)进行平坦化。另外，也可以不要该CMP工序。
其次在图10中，在SiGe层10与硅衬底1的上边外延生长硅。借助于此，在SiGe层10的上边就可以形成应变硅层12。此外，在模拟区域的硅衬底1上边形成硅层11。这样一来，就可以形成图10所示的半导体器件。
在如此构成的半导体器件中，就可以在同一衬底上边具备硅层11和晶格常数比硅层大的应变硅层12。因此，采用在硅层11上形成存储器和模拟元件、在应变硅层12上形成CMOS器件的办法，对于存储器和模拟元件来说就可以降低漏电流和噪声，而对于CMOS器件来说则可以提高载流子迁移率。
此外，通过在图10所示的半导体器件中形成上述图7中所示的各个元件，可以提高各个元件的特性。除此之外的效果与上述的实施例1相同。
另外，本实施例中所示的半导体器件的结构与上述实施例1中所示的半导体器件的结构实质上是同样的。但是，采用根据模拟区域和数字区域的大小而区分使用上述的实施例1和实施例2的制造方法的办法，就可以效率良好地制造半导体器件。
此外，在本实施例中，硅衬底1也可以具有SOI构造。图15是具有SOI构造的半导体器件的剖面图。在硅衬底1的上边设置有绝缘层8。该绝缘层8，例如可用SiO2构成。在绝缘层8的上边设置有硅层9。除此之外的结构，与图10是同样的。此外，至于硅层11、SiGe层10和应变硅层12的制造方法，与用图10说明的制造方法相同。
此外，在图15所示的半导体器件中，也可以把SiGe层10构成为使之到达硅衬底1上。图16是在图15所示的半导体器件中把SiGe层10构成为使之到达硅衬底1上的半导体器件的剖面图。下面对图16所示的半导体器件的制造方法进行说明。
在以光刻胶膜14为掩模刻蚀了数字区域的硅层9后，再刻蚀绝缘层8，使得硅衬底1露出来。然后，剥离光刻胶膜14。
接着，在数字区域的硅衬底1上边，用外延生长形成厚度比模拟区域的硅层9的表面高的SiGe层10。除此之外的制造方法与图10所示的半导体器件的制造方法相同。
在图15和图16那样的硅衬底半导体器件中，也可以在同一衬底上边具备硅层11和晶格常数比硅层更大的应变硅层12。
(实施例3)图17是示出了本发明的实施例3的半导体器件的主要部分的剖面图。
在硅衬底1的上述模拟区域的上边设置有硅层16。在硅衬底1的上述数字区域的上边设置有绝缘层8。在绝缘层8的上边设置有SiGe层15。该SiGe层15的结构与在上述实施例1中所示的SiGe层2的结构是同样的。在SiGe层15的上边，设置有晶格常数与SiGe层15的表面的晶格常数大致相同的应变硅层17。这样一来，就构成了图17所示的半导体器件。
其次，参看图17到图22，说明图17所示的半导体器件的制造方法。
在图18中，在硅衬底1的上边形成绝缘层8。然后，在绝缘层8的上边形成硅层9。此外，也可以准备并使用已有的SOI衬底。其次，在硅层9的上边，例如借助于外延生长形成SiGe层15。然后，在SiGe层15的上边淀积由SiN构成的保护层5。
其次，在图19中，进行退火。借助于此，SiGe层15内的Ge就向硅层9内进行热扩散，硅层9就变成为SiGe层15。其次，在保护层5的上边涂敷光刻胶膜6，利用光刻法将光刻胶膜6图形化为把模拟区域的保护层5露出来。
其次，在图20中，以光刻胶膜6为掩模刻蚀保护层5、SiGe层15和绝缘层8。
其次，如图21所示，剥离光刻胶膜6。然后，在硅衬底1的上边借助于外延生长形成硅层18，一直到比SiGe层15表面更高的位置为止。再如图22所示，借助于湿法刻蚀对保护层5进行刻蚀。然后，为了使SiGe层15与硅衬底18的表面一致，借助于CMP(化学机械抛光)进行平坦化。另外，也可以不要该CMP工序。
其次，在图17中，在SiGe层15和硅层18的上边，外延生长硅。借助于此，就可以在SiGe层15的上边形成应变硅层17。此外，在模拟区域的硅衬底1上边，形成硅层16(包括硅层18)。这样一来，就可以形成图17所示的半导体器件。
在如此构成的半导体器件中，就可以在同一衬底上边具备硅层16和晶格常数比硅层大的应变硅层17。
另外，在SiGe层15的Ge浓度低的情况下，或者在Ge的热扩散不大的情况下，硅层9就会剩下来而不会全部都变成为SiGe层15。图23是在绝缘层8的上边具有硅层9的半导体器件的剖面图。除此之外的结构与图17所示的半导体器件是同样的。此外，图23所示的半导体器件的制造方法，与图17所示的半导体器件的制造方法相同。
(实施例4)图24是示出了实施例4的半导体器件的主要部分的剖面图。
在硅衬底1的模拟区域的上边设置有硅层3。在硅衬底1的数字区域的上边设置有晶格常数比硅大的SiGe层2。在硅层3与SiGe层2之间，设置有缓冲膜19。缓冲膜19例如由SiN构成。在SiGe层2的上边，设置有晶格常数与SiGe层2的表面的大致相同的应变硅层4。这样一来，就构成了图24所示的半导体器件。
下面，参看图24到图29说明图24所示的半导体器件的制造方法。
在图25中，在硅衬底1的上边，例如用外延生长法形成SiGe层2。然后，在SiGe层2上边淀积保护层5。其次，在保护层5的上边，涂敷光刻胶膜6，借助于光刻法把光刻胶膜6图形化以使得模拟区域的保护层5露出来。
其次，在图26中，以光刻胶膜6为掩模刻蚀SiGe层2和保护层5。然后，剥离光刻胶膜6。再在半导体器件整个面上淀积例如由SiN构成的缓冲膜19。
其次在图27中，借助于各向异性刻蚀法，刻蚀硅衬底1上边和保护层5上边的缓冲膜19。借助于此，就可以仅仅在SiGe层2的侧面上形成缓冲膜19。
其次在图28中，借助于外延生长在硅衬底1的上边形成膜厚大于SiGe层2的膜厚的硅层7。其次，在图29中，用湿法刻蚀对保护层5进行刻蚀。然后，为了使SiGe层2与硅层7的表面一致，借助于CMP(化学机械抛光)进行平坦化。另外，该CMP工序也可以不要。
如图24所示，在SiGe层2与硅层7的上边外延生长硅。借助于此，在SiGe层2的上边就可以形成应变硅层4。此外，在硅层7的上边，形成硅层3(包括硅层7)。另外，虽然在缓冲膜19的上边未外延生长硅，但是，通过把缓冲膜19的膜厚形成得薄，借助于来自SiGe层2的Si的伸展和来自硅层7的Si的伸展，使硅层3与应变硅层4之间不发生空洞。这样一来，就可以形成图24所示的半导体器件。
SiGe层2内的Ge的组成比向着上层依次增高。就是说，SiGe层2的晶格常数随着朝向上层前进而增大。如此，在SiGe层2与硅层3之间的结合部分就会产生缺陷。但是，如本实施例所示，由于已在SiGe层2与硅层3之间设置了缓冲膜19，故可以减少SiGe层2与硅层3之间的缺陷。
如上所详述的那样，在本实施例中，在SiGe层2与硅层3之间设置了缓冲膜19。
因此，若采用本实施例，则可以减少在SiGe层2与硅层3之间的结合部分处产生的缺陷。除此之外的结构和效果与上述实施例1相同。
此外，在本实施例中，硅衬底1也可以具有SOI构造。图30是具有SOI构造的半导体器件的剖面图。该结构和效果与在图9中说明的半导体器件是同样的。
(实施例5)图31是示出了本发明的实施例5的半导体器件的主要部分的剖面图。
在硅衬底1的模拟区域的上边设置有硅层11。在硅衬底1的数字区域的上边设置有SiGe层10。另外，硅层10被设置为使得在硅衬底1的表面上露出来，而且埋入到硅衬底1内。在SiGe层10的上边，设置有与SiGe层10的表面的晶格常数大致相同的应变硅层12。这样一来，就构成了图31所示的半导体器件。
其次，参看图31到图35说明图31所示的半导体器件的制造方法。
在图32中，在硅衬底1的上边淀积由SiN构成的保护层13。其次，在保护层13的上边涂敷光刻胶膜14，并用光刻法把光刻胶膜14图形化以便露出数字区域的保护层13。
其次，在图33中，以光刻胶膜14为掩模刻蚀保护层13。然后，以光刻胶膜14为掩模刻蚀硅衬底1，一直到规定深度为止。然后，剥离光刻胶膜14。然后，再向半导体器件整个面上淀积例如由SiN构成的缓冲膜20。
其次在图34中，借助于各向异性刻蚀法刻蚀硅衬底1上边和保护层13上边的缓冲膜20。如此，就可以仅仅在被刻蚀后的硅衬底1的侧面上形成缓冲膜20。然后，在数字区域的硅衬底1的上边，用外延生长法形成膜厚高于模拟区域的硅衬底1表面的SiGe层10。
其次，在图35中，用湿法刻蚀法刻蚀保护层13。然后，为了使SiGe层10与硅衬底1的表面一致，借助于CMP(化学机械抛光)进行平坦化。另外，该CMP工序也可以不要。
其次，在图31中，在SiGe层10与硅衬底1的上边外延生长硅。借助于此，在SiGe层10的上边就可以形成应变硅层12。而在模拟区域的硅衬底1上边，形成硅层11。另外，虽然在缓冲膜20的上边未外延生长硅，但是，通过把缓冲膜20的膜厚形成得很薄，再借助于来自SiGe层10的伸展和来自硅衬底1的伸展，使硅层11与应变硅层12之间不发生空洞。这样一来，就可以形成图31所示的半导体器件。
SiGe层10内的Ge的组成比向着上层而依次增高。就是说，SiGe层10的晶格常数向着上层而增大。因此，在SiGe层10的侧面与硅衬底1之间的结合部分上就会产生缺陷。但是，如本实施例所示，由于已在SiGe层10与硅衬底1之间设置了缓冲膜20，故可以减少SiGe层10与硅衬底1之间的缺陷。
如上所详述的那样，在本实施例中，在SiGe层10与硅衬底1之间设置缓冲膜20。
因此，根据本实施例，就可以减少SiGe层10的侧面与Si衬底1的结合部分产生的缺陷。其它的结构和效果与上述实施例2相同。
此外，在本实施例中，硅衬底1也可以具有SOI构造。图36是具有SOI构造的半导体器件的剖面图。除了具有缓冲膜20以外，该结构和效果与在图15中说明的半导体器件相同。
此外，在图36所示的半导体器件中，也可以使SiGe层10到达绝缘层8。图37是使SiGe层10到达绝缘层8的半导体器件的剖面图。另外，除了具备缓冲膜20以外，其结构和效果与在图16中说明的半导体器件是同样的。
再有，还可以构成为使上述实施例3的图17所示的半导体器件具备缓冲膜20。图38是在图17所示的半导体器件中还具备缓冲膜20的半导体器件的剖面图。除了具备缓冲膜20以外，其结构和效果与在图17中说明的半导体器件是同样的。
本发明并不限定于上述实施例，除此之外，在不变更本发明的要旨的范围内可采用种种变形的办法予以实施。
权利要求
1.一种半导体器件，其特征在于，包括具有第1区域和与上述第1区域相邻的第2区域、且表面上具有第1硅层的衬底；设置在上述第1区域的上述第1硅层的上边的第2硅层；具有比上述第2硅层大的晶格常数，设置在上述第2区域的上述第1硅层的上边的缓和层；以及具有与上述缓和层大致相同的晶格常数、设置在上述缓和层的上边的应变硅层。
2.根据权利要求1所述的半导体器件，其特征在于还包括设置在上述第2硅层与上述缓和层之间的缓冲膜。
3.根据权利要求1或2所述的半导体器件，其特征在于上述衬底还包括第3硅层和设置在第3硅层上的绝缘层，上述第1硅层设置在上述绝缘层上。
4.一种半导体器件的制造方法，其特征在于，包括下列步骤在形成于具有第1区域和与上述第1区域相邻的第2区域的衬底的表面上的第1硅层的上边，形成晶格常数比上述第1硅层大的缓和层；在上述缓和层的上边形成保护层；用光刻胶膜把上述第2区域的上述保护层覆盖起来；以上述光刻胶膜为掩模刻蚀上述保护层和上述缓和层；在上述第1区域的上述第1硅层的上边形成第2硅层；刻蚀上述第2区域的上述保护层；以及在上述第2硅层和上述缓和层的上边，分别同时形成第3硅层和晶格常数与上述缓和层大致相同的应变硅层。
5.一种半导体器件的制造方法，其特征在于，包括下列步骤在形成于具有第1区域和与上述第1区域相邻的第2区域的衬底的表面上的第1硅层的上边，形成保护层；用光刻胶膜把上述第1区域的上述保护层覆盖起来；以上述光刻胶膜为掩模刻蚀上述保护层；以上述光刻胶膜为掩模刻蚀上述第1硅层一直到规定深度为止；在上述第2区域的上述第1硅层的上边形成晶格常数比上述第1硅层大的缓和层；刻蚀上述第1区域的保护层；以及在上述第1硅层和上述缓和层的上边，分别同时形成第3硅层和晶格常数与上述缓和层大致相同的应变硅层。
6.根据权利要求4所述的半导体器件的制造方法，其特征在于在刻蚀上述保护层和上述缓和层的步骤之后还包括下列步骤，在上述缓和层的侧面上形成缓冲膜。
7.根据权利要求5所述的半导体器件的制造方法，其特征在于在刻蚀上述第1硅层的步骤之后还包括下列步骤，在上述第1硅层的侧面上形成缓冲膜。
全文摘要
在同一衬底上边形成了CMOS器件等和存储器等的情况下，提高CMOS器件的载流子迁移率，而且防止存储器的可靠性因漏电流而降低。本发明的半导体器件包括具有第1区域和与上述第1区域相邻的第2区域、且在表面上具有第1硅层的衬底；设置在上述第1区域的上述第1硅层的上边的第2硅层；具有比上述第2硅层大的晶格常数，设置在上述第2区域的上述第1硅层的上边的缓和层；以及具有与上述缓和层大致相同的晶格常数、设置在上述缓和层的上边的应变硅层。
文档编号H01L21/8238GK1638126SQ20051000372
公开日2005年7月13日 申请日期2005年1月6日 优先权日2004年1月6日
发明者桧山薰, 佐贯朋也, 藤井修 申请人:株式会社东芝