专利名称：堆栈芯片的半导体封装件及其制法的制作方法
技术领域：
本发明是关于一种堆栈芯片的半导体封装件及其制法，特别是关于一种整合散热件与堆栈芯片的半导体封装件及其制法。
背景技术：
随着电子产业的蓬勃发展，电子产品也逐渐向多功能、高性能的方向发展，以满足半导体封装件高集成度(Integration)及微型化(Miniaturization)的封装需求。为了提高单一半导体封装件的性能与容量，符合电子产品小型化、大容量与高速化的趋势，现有产品多半是将半导体封装件以多芯片模块(Multi Chip Module；MCM)的形式呈现。这种封装件可缩减整体封装件体积并提高电性功能，因此成为一种封装的主流。它是在单一封装件的芯片载体上接置至少两个半导体芯片(semiconductor chip)，且每一个芯片与芯片载体(chip carrier)间均是以垂直堆栈(stack)的方式接置。
现有技术中使用的一种堆栈式多芯片结构是将下层芯片利用倒装芯片技术(Flip Chip)电性连接到基板(substrate)，并将上层芯片利用引线结合技术(Wire Bonding)电性连接到基板。以下配合图1和图2，对美国专利第5,815,372号案及第6,462,405号案进行说明。
图1是现有的堆栈式球栅阵列型芯片封装结构。如图所示，该芯片封装结构包括基板100，具有正面100a和背面100b；第一芯片110，具有主动面110a和非主动面110b，且主动面110a借由倒装芯片技术利用焊料凸块111电性连接到基板100的正面100a；第二芯片120，具有主动面120a和非主动面120b，且非主动面120b是借由粘胶层121粘贴到第一芯片110的非主动面110b；多条导线140，从第二芯片120的主动面120a向下打线至基板100的正面100a，将第二芯片120电性连接到基板100；封装胶体150，包覆两个堆栈的芯片110、120；以及球栅阵列(ball grid array)160，是植置在基板100的背面100b，作为该封装单元上的外部电性连接点。
然而上述堆栈式球栅阵列型芯片封装结构的一项缺点在于，高度集成化半导体芯片在运行时，会产生大量的热量，包覆半导体芯片的封装胶体是导热系数仅0.8w/m-k的不良传热树脂材质形成，使热量的逸散效率不佳，这会危及半导体芯片的性能及使用寿命。也就是由于其中所封装的芯片110、120并未设置散热结构，使芯片110、120在实际操作时产生的热量会累积在两个芯片110、120之间。此外，因下层芯片110产生的热量会传导到上层芯片120，使得上层芯片120更容易受到热应力的破坏。
图2是现有的具有散热效率的堆栈式球栅阵列型芯片封装结构。如图所示，该芯片封装结构与图1所示大致相同，主要差异在于它增加了封装结构的散热效率，就是在基板100上加装散热块230。该散热块230具有支撑部231和顶部232，且其支撑部231支撑在基板100的正面100a上，顶部232则置于上层芯片120的上方。该设施使得两个芯片110、120实际操作时产生的热量，首先会传导到介于第二芯片120与散热块230间的封装树脂上，接着再经由散热块230发散到周围环境。图2所示的封装结构因此比图1具有更高的散热效率。
然而图2所示的封装结构实际应用时，因该散热块230并未直接接触到两个芯片110、120的非主动面120a、120b，芯片产生的热量经由热阻值高的树脂再间接传导到散热块230上，因此其散热效率提高的非常有限。
请参阅图3，针对上述现有技术的缺点，美国专利第6,472,741号案揭示了一种具有高散热效率的堆栈式球栅阵列型芯片封装结构，它主要包括具有正面300a和背面300b的基板300；具有主动面310a和非主动面310b的第一芯片310，且主动面310a借由倒装芯片技术电性连接至该基板300的正面300a；具有支撑部330和顶部337及底部339的散热块338，且顶部337形成有至少一个穿线孔336，该散热块338的支撑部330安置在该基板300的正面300a上，底部339则导热性地接置至该第一芯片310的非主动面310b；具有主动面320a和非主动面320b的第二芯片320，且非主动面320b导热性地接置在该散热块338的顶部337上；多条导线340，从该第二芯片320的主动面320a上穿过该散热块338顶部337上的穿线孔336，打线至该基板300的正面300a上，将该第二芯片320电性连接到该基板300；封装胶体350，包覆该基板300的正面300a、第一芯片310、散热块338、第二芯片320及导线340；以及多个接置在该基板300背面300b的焊球360。通过该散热块338的顶部337直接接触到两个芯片310、320的非主动面310b、320b，因此可提供比图2所示的现有技术更高的散热效率。
但是为符合电子产品的轻、薄、短、小、高功能的要求，相对地半导体封装结构的尺寸要求越来越小，因此，芯片级封装(Chip ScalePackage，SP)结构，例如薄型球栅阵列封装(TFBGA)的需求即越来越多，但是由于该芯片级封装(CSP)的半导体封装件强调基板尺寸与芯片大小相当，且供芯片导线焊接的区域仅能形成在供芯片粘置区域(Die-Attaching Area)到基板边缘之间的部位，无法提供收纳散热块支撑部的空间，因此上述美国专利第6,472,741号案所揭示的具有支撑部的散热块即会因该CSP结构中的基板无多余空间可供接置散热块的支撑部，而使该散热块无法应用在CSP封装结构中或具有高密度布线的基板上，况且在此制程中为配合该散热块支撑部的设置也会造成基板制作上的困扰。
因此，美国专利第6,472,743号在基板角端处设置焊球(solder ball)作为该散热块的支撑部，但是该制程要涉及基板结构的变更，同时因该焊球高度不易控制，导致接置其上的散热块产生偏斜，甚至触碰到芯片信号导线而发生短路，造成制程上的不便、可靠性的下降与费用的增加。且在该制程中，为配合该散热块支撑部的设置，同样会造成基板制作上的困扰。
再者，上述这些半导体封装件，由于散热块与芯片的粘结须精确控制以避免倾斜问题的发生，该半导体封装件的封装无法以批次(Batch-type)的方式粘结芯片与散热块；也就是散热块必须与对应的芯片逐一粘接，增加了整体封装制程的复杂性与所需的时程，所以不利封装成本的降低与封装效率的提高。
发明内容
为克服上述现有技术的缺点，本发明的主要目的在于提供一种堆栈芯片的半导体封装件及其制法，能够有效地在该多芯片的半导体封装件中整合散热结构，进而提高其散热效率。
本发明的另一目的在于提供一种堆栈芯片的半导体封装件及其制法，它不受芯片级封装(CSP)结构的面积限制，有效地在该多芯片的半导体封装件中整合散热结构。
本发明的又一目的在于提供一种堆栈芯片的半导体封装件及其制法，可提高多芯片的半导体封装件的散热及电性品质。
本发明的再一目的在于提供一种堆栈芯片的半导体封装件及其制法，在不需使散热件支撑于基板的情况下，在封装件中整合散热结构。
本发明的还一目的在于提供一种堆栈芯片的半导体封装件及其制法，使散热件整合在半导体封装件时不会发生倾斜问题，进而提高制成品的优良率。
本发明的还一目的在于提供一种堆栈芯片的半导体封装件及其制法，可简化整体封装制程的复杂性与所需的时程，进而采用批次(Batch-type)的方式结合芯片与散热结构，降低封装成本与提高封装效率。
为达上述及其它目的，本发明的堆栈芯片的半导体封装件的制法包括制备包括多个芯片载体单元的芯片载体模块片，在各该芯片载体单元的预设位置接置第一芯片，使该第一芯片电性连接到该芯片载体单元；提供包括有多个散热件单元的散热件模块片，该散热件单元的尺寸对应于该芯片载体单元的尺寸，且各该散热件单元周围形成有多个贯穿开口，使各该散热件单元对应接置在各该第一芯片上；在各该散热件单元上接置第二芯片，并使该第二芯片借由穿过该散热件模块片贯穿开口的导线电性连接到该芯片载体单元；进行封装模压制程，使封装胶体完整包覆位于该芯片载体模块片上的第一、第二芯片及散热件模块片；以及进行切单作业，沿各该芯片载体单元及散热件单元边缘进行切割，制成整合有散热件的堆栈芯片的半导体封装件。
该第一芯片是以倒装芯片方式以其主动面接置并电性连接到该芯片载体，供该散热件直接接置在该芯片非主动面上；该第一芯片也可以其非主动面接置在芯片载体后，再以打线方式进行电性连接，该散热件可间隔一缓冲垫片接置到该第一芯片主动面上未影响打线区域；该芯片载体的类型是基板；该散热件表面与封装胶体接触部分可进行黑化或棕化处理，借以增加散热件与封装胶体间的接着力。
通过上述制程，本发明也提供一种堆栈芯片的半导体封装件，该半导体封装件包括芯片载体；接置并电性连接到该芯片载体上的第一芯片；形成有多个贯穿开口的散热件，接置在该第一芯片上且未接触到该芯片载体；接置在该散热件上的第二芯片，且该第二芯片借由穿过该散热件贯穿开口的导线电性连接到该芯片载体；以及形成在该芯片载体上的封装胶体，包覆该第一、第二芯片、导线及散热件。该散热件部分侧面外露出该封装胶体。其中该第一芯片可以倒装芯片或打线方式电性连接至该芯片载体；在采用倒装芯片方式电性连接第一芯片与芯片载体时，可将该散热件直接接置在该第一芯片的非主动面，相对在采用打线方式电性连接第一芯片与芯片载体时，可先在该第一芯片主动面上未影响导线设置处接置与芯片热膨胀系数(CTE，Coefficient of Thermal Expansion)相当的缓冲垫片(Buffer Pad)后，再在该缓冲垫片上接置该散热件，避免散热件与第一芯片直接的粘接会碰触至导线，同时可降低散热件与芯片热膨胀系数的不同在两者直接粘接的情况下散热件对芯片产生的热应力。
在本发明的实施例中，该芯片载体是薄型球栅阵列封装(TFBGA)基板，且在该基板底面上植接有多个焊球作为芯片与外界装置电性连接的介质。
该芯片载体还可以是LGA(LAND GRID ARRAY)基板，供芯片经由多个排列在该基板底面的金属接点电性连接到外部装置。
在此应特别注意，本发明的半导体封装件及其制法中，该芯片载体的选择以及芯片与芯片载体间使用的电性连接方式，在不违背本发明的精神及范畴下，可加以组合变化，且均是本发明所涵盖的特征。
综上所述，本发明的堆栈芯片的半导体封装件及其制法可将散热件直接通过粘着层接置到第一芯片上，能够有效地在该多芯片的半导体封装件中整合散热结构，提高了半导体封装件的散热效率；本发明不受芯片级封装(CSP)结构的面积限制，能够有效地在该多芯片的半导体封装件中整合散热结构，因而提高了多芯片的半导体封装件的散热效率及电性品质。本发明在不需使散热件支撑于基板的情况下，在封装件中整合散热结构，使散热件整合在半导体封装件时不会发生倾斜问题，进而提高制成品的优良率。因此本发明可简化整体封装制程的复杂性与所需的时程，进而采用批次(Batch-type)的方式结合芯片与散热结构，降低封装成本与提高封装效率。
图1是现有堆栈式球栅阵列型芯片封装结构的剖面示意图；图2是现有具有散热结构的堆栈式球栅阵列型芯片封装结构的剖面示意图；图3是美国专利第6,472,741号案的半导体封装件剖面示意图；图4A至图4H是本发明的堆栈芯片的半导体封装件制法实施例1的剖面示意图；图4E’是对应图4E的俯视图，显示接置在散热件单元上的第二芯片借由穿过散热件模块片贯穿开口的导线电性连接到基板单元；图5A至图5C是可整合在本发明的堆栈芯片的半导体封装件中的散热件模块片示意图；图6是本发明的堆栈芯片的半导体封装件实施例2的剖面示意图；图7是本发明的堆栈芯片的半导体封装件实施例3的剖面示意图；以及图8是本发明的堆栈芯片的半导体封装件实施例4的剖面示意图。
具体实施例方式
以下通过特定的具体实施例说明本发明的实施方式。
实施例1本发明的半导体封装件包括芯片载体；接置并电性连接到该芯片载体上的第一芯片41；形成有多个贯穿开口的散热件43，接置在该第一芯片41上且未接触到该芯片载体；接置在该散热件上的第二芯片42，且该第二芯片42借由穿过该散热件43贯穿开口430的导线电性连接到该芯片载体；以及形成在该芯片载体上的封装胶体45，包覆该第一芯片41、第二芯片42、导线及散热件43。其中，该芯片载体是基板单元40。
请参阅图4A至图4H，它是本发明的堆栈芯片的半导体封装件制法实施例1的制程示意图。
如图4A及4B图所示，首先，提供一基板模块片40A，该基板模块片40A是由多个基板单元40以阵列方式排列构成，该基板单元40具有第一表面401以及与该第一表面相对应的第二表面402，在该基板单元40第一表面401上设置有多个第一焊垫403及第二焊垫404，该第一焊垫403集中在该基板单元40第一表面401中央，供第一芯片41通过倒装芯片方式接置并电性连接，该第二焊垫404分布在该基板单元40第一表面401的四周，供后续第二芯片借由导线技术进行电性连接。其中，该第一芯片41具有主动面411及非主动面412，该第一芯片41借由其主动面411并通过导电材料410，以倒装芯片方式电性连接至该基板单元40第一表面400的第一焊垫403上。需注意的是，该基板单元40除了以阵列方式排列外，也可以直条方式排列，如果制程条件许可也可采用单颗基板单元的方式进行。
如图4C及图4D所示，提供包括有多个散热件单元43的散热件模块片43A，该散热件单元43的尺寸对应于该基板单元40的尺寸，且各该散热件单元43周围形成有多个贯穿开口430，使各该散热件单元43通过导热粘着层(未标出)对应接置在各该第一芯片41的非主动面412上。还可对该散热件模块片43A进行黑化或棕化处理，借以提供后续该散热件单元43与封装胶体间良好的接合作用；且各该相邻的散热件单元43的贯穿开口430彼此相通，供后续分离各该散热件单元时，减少切割刀具的耗损。
如图4E所示，在各该散热件单元43上接置第二芯片42，并使该第二芯片42借由穿过该散热件模块片43A贯穿开口430的导线44电性连接到该基板单元40。该第二芯片42具有主动面421及非主动面422，该第二芯片42是以非主动面422接置在该散热件单元43，且穿过该散热件模块片43A贯穿开口430的导线44，将该第二芯片42电性连接到该基板单元40第一表面401上的第二焊垫404。
另请参阅图4E’，它是对应图4E的俯视图，显示第二芯片42接置在该散热件单元43上，并以穿过该散热件模块片43A贯穿开口430的导线44，电性连接到该基板单元40上的第二焊垫404。
如图4F所示，进行封装模压制程，使封装胶体45完整包覆位于该芯片载体模块片40A上的第一、第二芯片41、42及散热件模块片43A。也就是将该结合有散热件模块片43A、第一芯片41、第二芯片42及基板模块片40A的结构体置入封装模具的模穴(未标出)中，进行模压作业，形成用于包覆该散热件模块片43A、第一、第二芯片41、42及导线44的封装胶体45。
如图4G所示，进行切单作业，沿各该芯片载体单元40及散热件单元43边缘进行切割，形成多个整合有散热件的堆栈芯片半导体封装件(如图4H所示)。由于在进行切单制程中，切割刀具主要是通过该散热件模块片43A的贯穿开口430，因此其所受耗损较小，且不易产生毛边问题，有利于切割制程的进行与成本控制，同时有利于封装结构的大量生产。此外，也可在该基板模块片40A的各基板单元40的第二表面402上植接多个例如焊球的导电组件46，供该芯片41、42与外界装置形成电性连接关系。该切单与植球的制程，是以卡具(未标出)将植球完成的半成品真空吸附在封装胶体45上，在切单作业进行时及完成后，经切单后的各半成品仍能吸附在卡具上；当然，该例如焊球的导电组件46的设置也可在后续完成基板单元切单制程后再进行。
通过上述制程生产的整合有散热件的堆栈芯片封装件，可通过该散热件43逸散芯片产生的热量，同时，各该散热件43与第一及第二芯片41、42的接合是以批次方式进行的，所以可简化制程、减少耗时及降低成本。
另请参阅图5A及图5B，它是另一种可整合在本发明的堆栈芯片的半导体封装件中的散热件模块片43B，除了在各该散热件单元43周围形成供第二芯片导线通过的贯穿开口430外，还在各该散热件单元43相接角端形成切割槽(Slots)431，或扩大贯穿开口430尺寸，进一步减少切单作业时的切割刀磨损；另如图5C所示，在该散热件模块片43C中，若切单制程许可且为扩大散热件的散热面积，可使各该散热件单元43周围的贯穿开口430非共通连接在一起，在切单后仍可在散热件单元保留较多的散热面积。
实施例2请参阅图6，它是参照本发明上述堆栈芯片的半导体封装件制法所制成的半导体封装件实施例2的剖面示意图。本发明的该半导体封装件是通过相似于制备实施例1的方法制成的，不同之处是本实施例2的半导体封装件中，在进行第二芯片52的打线作业时，利用该散热件53作为接地面，将第二芯片52通过接地导线540电性连接到该散热件53，借以提高该半导体封装件的电性功能。其中在该散热件53上为了提高该接地导线(金线)的连接效果，在该散热件上供导线连接位置镀银，提高了接合性。
实施例3请参阅图7，它是参照本发明上述堆栈芯片的半导体封装件制法制成的半导体封装结构实施例3的剖面示意图。本发明的该半导体封装结构是通过相似于制备实施例1的半导体结构的方法制成的，不同之处在于，本实施例使用的芯片载体是LGA(LAND GRID ARRAY)基板60，使第一及第二芯片61、62可以经由多个排列在该LGA基板60底面的金属接点60a电性连接到外部装置。
实施例4请参阅图8，它是参照本发明上述堆栈芯片的半导体封装件制法制成的半导体封装结构实施例4的剖面示意图。本发明的该半导体封装结构是通过相似于制备实施例1的半导体结构的方法制成的，不同之处在于，本实施例的第一芯片71是以打线方式电性连接到该基板单元70。该第一芯片71的非主动面71b接置在该基板单元70上，并通过导线77电性连接到该基板单元70，另在该芯片71的主动面71a上未影响导线77设置处，可接置与该第一芯片71的热膨胀系数相当的缓冲垫片78，并在该缓冲垫片78上设置形成有贯穿开口730的散热件73，在该散热件73上接置第二芯片72，并使该第二芯片72借由穿过该贯穿开口730的导线74电性连接到该基板单元70。
该缓冲垫片78的大小限制在不会干涉到导线77的范围内，且其厚度须略高于导线77线弧的顶点，在该缓冲垫片78上接置散热件73时，该散热件73不会碰触到导线77，同时，该缓冲垫片78可消释在高温环境下散热件73因热膨胀系数的不同对该第一及第二芯片71、72产生的热应力，且令第一及第二芯片71、72产生的热量借由该缓冲垫片78传递到该散热件73。该缓冲垫片78可以是废弃的芯片(Dummydie)，若材料许可，也可采用铜、铝等金属材质。
在此应特别注意，本发明上述各个实施例的半导体封装件及其制法中，该芯片载体的选择以及芯片与芯片载体之间使用的电性连接方式，在不违背本发明精神及范畴下，可加以组合变化，且其均是本发明涵盖的特征。
因此，本发明的堆栈芯片的半导体封装件及其制法是将散热件直接接置到第一芯片上，无需在该散热件上另外设置支撑部而占据基板的使用空间，所以可适合制作芯片级封装结构。且本发明可对应采用模块化大量生产技术，提供包括多个芯片载体单元的芯片载体模块片以及包括有多个散热件单元的散热件模块片，且在该相邻散热件单元周围形成有共同的贯穿开口，在该芯片载体模块片上依次接置第一芯片、散热件模块片及第二芯片，并使该第二芯片通过穿过该散热件模块片贯穿开口的导线电性连接到该芯片载体模块片，在完成封装模压制程后即可沿各该芯片载体单元及散热件单元进行切单作业，且该切割刀具是通过该散热件模块片的贯穿开口，大量形成多个整合有散热件的堆栈芯片封装件，且因该切割刀具是通过该散热件模块片的贯穿开口，这样即可避免切割刀具过度磨损，有利于切割制程的进行与切割成本控制，同时便于量产该封装件。
此外，本发明中是以批次方式进行生产，可简化制程、减少封装的耗时以及降低成本，在模压制程中使封装胶体完整包覆该散热件及芯片后，再进行切单作业，避免现有半导体封装制程中散热件必须与对应的芯片逐一粘接的复杂性与高成本。
权利要求
1.一种堆栈芯片的半导体封装件制法，其特征在于，该制法包括制备包括多个芯片载体单元的芯片载体模块片，在各该芯片载体单元的预设位置接置第一芯片，使该第一芯片电性连接到该芯片载体单元；提供包括有多个散热件单元的散热件模块片，该散热件单元的尺寸对应于该芯片载体单元的尺寸，且各该散热件单元周围形成有多个贯穿开口，使各该散热件单元对应接置在各该第一芯片上；在各该散热件单元上接置第二芯片，并使该第二芯片借由穿过该散热件模块片贯穿开口的导线电性连接到该芯片载体单元；进行封装模压制程，使封装胶体完整包覆位于该芯片载体模块片上的第一、第二芯片及散热件模块片；以及进行切单作业，沿各该芯片载体单元及散热件单元边缘进行切割，制成在堆栈芯片中整合该散热件的半导体封装件。
2.如权利要求1所述的堆栈芯片的半导体封装件制法，其特征在于，该芯片载体是基板，该基板类型是TFBGA及LGA中的一种，且模块形态是采用矩阵式排列及条状排列中的一种。
3.如权利要求1所述的堆栈芯片的半导体封装件制法，其特征在于，该第一芯片是以倒装芯片或打线方式电性连接到该芯片载体单元。
4.如权利要求1所述的堆栈芯片的半导体封装件制法，其特征在于，在该第一芯片接置并电性连接到该芯片载体单元后，还可先在该第一芯片上接置缓冲垫片，再在该缓冲垫片上接置该散热件模块片。
5.如权利要求4所述的堆栈芯片的半导体封装件制法，其特征在于，该缓冲垫片的材料是废弃芯片及金属中的一种。
6.如权利要求1所述的堆栈芯片的半导体封装件制法，其特征在于，该散热件模块片是经过黑化或棕化处理，以提供其与封装胶体之间良好的接合作用。
7.如权利要求1所述的堆栈芯片的半导体封装件制法，其特征在于，该散热件模块片在各该相邻的散热件单元的贯穿开口彼此相通，在切单制程时，切单刀具得以通过该贯穿开口。
8.如权利要求1所述的堆栈芯片的半导体封装件制法，其特征在于，该散热件模块片在各该相邻的散热件单元的贯穿开口未彼此相通。
9.如权利要求1所述的堆栈芯片的半导体封装件制法，其特征在于，该散热件模块片在各该散热件单元相接角端形成有切割槽。
10.如权利要求1所述的堆栈芯片的半导体封装件制法，其特征在于，该芯片载体单元设置有导电组件，供该第一及第二芯片与外界装置形成电性连接关系。
11.如权利要求1所述的堆栈芯片的半导体封装件制法，其特征在于，该散热件单元可作为接地面，将第二芯片通过接地导线电性连接到该散热件单元。
12.一种堆栈芯片的半导体封装件，其特征在于，该半导体封装件包括芯片载体；接置并电性连接到该芯片载体上的第一芯片；形成有多个贯穿开口的散热件，接置在该第一芯片上且未接触到该芯片载体；接置在该散热件上的第二芯片，且该第二芯片借由穿过该散热件贯穿开口的导线电性连接到该芯片载体；以及形成在该芯片载体上的封装胶体，包覆该第一、第二芯片、导线及散热件。
13.如权利要求12所述的堆栈芯片的半导体封装件，其特征在于，该芯片载体是基板，该基板类型是TFBGA及LGA中的一种。
14.如权利要求12所述的堆栈芯片的半导体封装件，其特征在于，该第一芯片是以倒装芯片或打线的方式电性连接到该芯片载体。
15.如权利要求12所述的堆栈芯片的半导体封装件，其特征在于，该第一芯片与散热件之间间隔有缓冲垫片。
16.如权利要求15所述的堆栈芯片的半导体封装件，其特征在于，该缓冲垫片的材料是废弃芯片及金属中的一种。
17.如权利要求12所述的堆栈芯片的半导体封装件，其特征在于，该散热件是经过黑化或棕化处理，提供其与封装胶体之间良好的接合作用。
18.如权利要求12所述的堆栈芯片的半导体封装件，其特征在于，该芯片载体设置有导电组件，供该第一及第二芯片与外界装置形成电性连接关系。
19.如权利要求12所述的堆栈芯片的半导体封装件，其特征在于，该散热件可作为接地面，将第二芯片通过接地导线电性连接到该散热件。
全文摘要
本发明是一种堆栈芯片的半导体封装件及其制法，该半导体封装件包括芯片载体；接置并电性连接到该芯片载体上的第一芯片；形成有多个贯穿开口的散热件，接置在该第一芯片上且未接触到该芯片载体；接置在该散热件上的第二芯片，且该第二芯片借由穿过该散热件贯穿开口的导线电性连接到该芯片载体；以及形成在该芯片载体上的封装胶体，包覆该第一、第二芯片、导线及散热件；本发明在该多芯片的半导体封装件中整合了散热结构，提高了芯片的散热效率，可采用批次方式结合芯片与散热结构，借以降低封装成本与提高封装效率。
文档编号H01L25/00GK1819129SQ20051000761
公开日2006年8月16日 申请日期2005年2月7日 优先权日2005年2月7日
发明者黄建屏 申请人:矽品精密工业股份有限公司