专利名称：半导体结构及其制造方法
技术领域：
本发明是有关于一种半导体装置，特别是一种在镶嵌开口中具有阻挡层的半导体结构，以及一种在集成电路中形成该结构的方法。
背景技术：
互补型金属氧化物半导体晶体管(CMOS)是今日主要用来制造超大规模集成电路(ULSI)的一种半导体技术。这几十年来，半导体结构的缩小让元件的速度、性能、电路密度及半导体晶片的每单位成本都有显著的改善。然而，最主要的挑战来自于是否能持续缩小CMOS装置的尺寸。
内连线的制造是这类型的挑战之一。典型的CMOS装置是在基底上形成如晶体管、电容器、电阻器等类似的半导体结构。利用金属或金属合金在半导体结构之上形成单层或多层的导电层，用以连接半导体的内部及外部结构，该等导电层之间以介电材料隔开。形成于介电材料中的开口(例如接触窗与介层窗等常见的金属内连接结构，沟槽与介层窗等镶嵌结构或其它类似结构)可提供金属层之间及/或金属层与半导体结构之间的电性导通。
一般说来，开口处会形成一层或多层的粘着/阻障层，用以防止电子由导电材料，如铜、铝或其它导电材料，扩散到周遭的介电材料中，并用以改善导电材料与介电材料之间的粘着性。例如，常使用钨、钛或钽形成第一阻障层，用以提供第一阻障层与介电层之间的良好粘着性。第二阻障层常以氮化钨、氮化钛或氮化钽来形成，用以提供第一阻障层与填充材料之间的粘着性；而钨、铝或铜之类的填充材料可用来填充如接触窗、沟槽或介层窗之类的开口，用以提供金属层之间及/或金属层与半导体结构之间的电性导通。
然而，典型的介电材料常由多孔性材料所构成，特别是介电常数值约小于2.75的低介电常数材料。开口侧壁可能会在形成该开口的蚀刻及/或灰化制程中受到损伤。在此多孔性低介电常数材料层中受到损伤的开口侧壁可能会造成孔洞增加，使表面更为粗糙，进而导致形成于开口侧壁上的阻障层不平整，此不平整容易造成导电材料扩散进入多孔性低介电常数材料之中。在上述的情形中，该不平整的阻障层可能无法有效提供阻隔扩散的效果。当设计尺寸缩小的时候，此扩散现象可能会导致元件失效及其它信赖度的问题。因此，的确需要一种能有效防止或减少扩散行为发生的阻障层。
发明内容
有鉴于此，本发明的目的在于提供一种在镶嵌开口中形成阻障层的半导体结构及其制造方法。借由本发明所述半导体结构及其制造方法，可有效解决或防止上述的缺失发生。
根据上述的目的，本发明揭示一种半导体结构。该半导体结构包括一低介电常数材料层，形成于一基底上；一开口，形成于该多孔性低介电常数材料层之中；以及一保护层，沿着该开口侧壁形成于该介电层之上，用以保护该低介电常数材料层。该保护层的碳浓度最好较该低介电常数材料层为高，且可以包括含氮材料、含氧材料、含硅材料、含碳材料或类似材料。该开口可以使用阻障层与导电材料加以填充。
本发明所述的半导体结构，更包括一单层或多层阻障层，形成于该保护层上。
本发明所述的半导体结构，该开口为双镶嵌开口，该双镶嵌开口之下存在一导电层，且该导电层的凹陷区域小于800埃。
又根据上述的目的，本发明的另一种半导体结构。该半导体结构包括一低介电常数材料层，形成于一基底上；一开口，形成于该多孔性低介电常数材料层之中，在该开口的侧壁的低介电常数材料层上具有一等离子处理区域；该介电层中的开口侧壁可以包括碳化、氮化或氧化区域，用以保护开口侧壁上的多孔性低介电常数材料层；一单层或多层阻障层，形成于该开口的侧壁上；及一导电材料，填充于该开口之中。
本发明所述的半导体结构，该低介电常数材料层的介电常数值大体上小于3.0。
本发明所述的半导体结构，该等离子处理区域的侧壁的碳、氮或氧浓度较该低介电常数材料层为高。
本发明所述的半导体结构，该开口为具有一介层窗与一沟槽的双镶嵌开口，且该等离子处理区域形成于该沟槽底部。
又根据上述的目的，本发明的另一种半导体结构。该半导体结构包括一多孔性低介电常数材料层形成于一基底上；一开口，形成于该多孔性低介电常数材料层之中；沿着该开口侧壁的介电层上的孔洞至少部分被密封。沿着该开口侧壁上可形成一层或多层阻障层，且该开口可以使用导电材料加以填充。
本发明另提供一种半导体结构的制造方法，所述半导体结构的制造方法包括在一基底上形成一低介电常数材料层；在该低介电常数材料层之中形成一开口；在该开口侧壁上形成一保护层，该保护层的碳浓度较该低介电常数材料层为高；且在该保护层之上形成一单层或多层阻障层。
本发明所述的半导体结构的制造方法，该保护层为含氧材料所构成，且该保护层的氧浓度较该低介电常数材料层为高。
本发明所述的半导体结构的制造方法，该保护层为含氮材料所构成，且该保护层的氮浓度较该低介电常数材料层为高。
本发明所述的半导体结构的制造方法，该保护层是利用等离子增强型化学气相沉积法来形成。
本发明还提供一种半导体结构的制造方法，所述半导体结构的制造方法包括在一基底上形成一低介电常数材料层；在该低介电常数材料层之中形成一开口；沿着该开口侧壁的该低介电常数材料层上形成一等离子处理区域；并于该等离子处理区域上形成一阻障层。
本发明所述的半导体结构的制造方法，该等离子处理区域的碳、氮或氧浓度较该低介电常数材料层为高。
本发明所述的半导体结构的制造方法，该等离子处理区域是利用具有含氩气体、含氢气体、含氮气体、含氦气体、含氧气体或上述气体的组合的等离子所形成。
又根据上述的目的，本发明的另一揭示一种使用孔洞密封制程来制造半导体结构的方法。该方法包括在一基底上形成一多孔性低介电常数材料层；接着在该介电层之中形成一开口；然后在该开口侧壁上形成一保护层，该保护层的碳浓度较该多孔性低介电常数材料层为高，且在该保护层之上形成一阻障层。该保护层可以是由含氧材料或含氮材料所构成。
又根据上述的目的，本发明的另一揭示一种使用孔洞密封制程来制造半导体结构的方法。该方法包括在一基底上形成一多孔性低介电常数材料层；在该介电层之中形成一开口；在该开口侧壁上施以等离子处理步骤，沿着该开口侧壁上的多孔性低介电常数材料层施以等离子处理步骤的区域可能会形成碳化、氮化及/或氧化区域。随后沿着该开口侧壁形成一阻障层，并将导电材料填充于该开口中。
图1a至图1e是绘示出根据本发明的第一实施例以形成阻障层的步骤；图2a至图2d是绘示出根据本发明的第二实施例以形成阻障层的步骤；图3是绘示出根据本发明的一实施例所形成的介层窗的剖面的元素分析结果。
具体实施例方式
为让本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下请参照图1a，首先，提供一基底，其上有导电层110，蚀刻停止层112，以及金属间介电层114(inter-metal dielectric；IMD)。虽然在图中并未绘出，但在基底100中亦包含了电路以及其它类似的结构。例如，可在基底100上形成晶体管、电容器、电阻器、内连线等结构。在一实施例中，导电层110是一可与电路元件或其它金属层接触的金属层。
导电层110可由任何具导电性的材料所构成。在本发明的一实施例中，当导电层110使用铜为材料时，应用上将会更为实用。如上所述，这是因为铜提供了很好的导电性，且具有很低的电阻值。上述蚀刻停止层112提供了可终止蚀刻的功能，让其上的金属间介电层114可在后续的制程中被选择性的蚀刻。在一实施例中，蚀刻停止层112可由介电材料所构成，例如含硅材料、含氮材料、含氧材料或含碳材料等。金属间介电层114常以低介电常数材料所构成，如含碳材料、含氮材料或含氧材料等。金属间介电层114的含碳材料、含氮材料或含氧材料可以是掺杂碳的材料、掺杂氮的材料，或者掺杂氧的材料。在此发明的具体实施例中，若使用介电常数低于3.0的介电材料是有帮助的。在此发明的另一实施例中使用了介电常数低于2.75的介电材料，则结果更具有明显助益。
需注意形成导电层110，蚀刻停止层112，以及金属间介电层114的材料，应该让金属间介电层114与蚀刻停止层112之间，以及蚀刻停止层112与导电层110之间，存在良好的蚀刻选择性。依照此方法，可以在上述各层之中形成如后所述的形状。因此，在一实施例中，金属间介电层114使用了掺杂碳的氧化硅(SiOC)材料，此材料可经由沉积技术，如化学气相沉积法(CVD)，等离子增强型化学气相沉积法(PECVD)，旋转涂布法(Spin-On)，低压化学气相沉积法(LPCVD)，以及原子层化学气相沉积法(ALD-CVD)等方法所产生。在此实施例中，碳化硅是适合于构成蚀刻停止层112的材料。
请参照图1b如介层窗120的开口。需注意图中的介层窗与沟槽仅为图示的一例。本发明的实际施行方法亦可使用其它种类的开口。亦需注意介层窗120仅是双镶嵌结构的一图例，并且经由一次以上的制程步骤(例如单镶嵌步骤)所形成。此介层窗120可借由在此技术领域已知的微影技术来形成。一般说来，微影技术包括光致抗蚀剂的涂覆、照射(曝光)以及显影，用以依照所需的指定图案去除部分光致抗蚀剂而形成图形。残留的光致抗蚀剂材料可保护在光致抗蚀剂之下的材料不被后续制程，如蚀刻制程所影响。蚀刻制程可以是干式制程或湿式制程，等向性或非等向性的蚀刻制程，但以非等向性的干蚀刻制程较佳。在蚀刻制程之后，便可将残留的光致抗蚀剂材料清除。
在一实施例中，金属间介电层114由掺氟硅玻璃所构成，蚀刻停止层112由氮化硅所构成，导电层110由铜所构成。介层窗120可利用如CF4、C5F8或C4F8等溶液蚀刻而形成，蚀刻停止层112在此提供了终止蚀刻的功能。之后，在底下的蚀刻停止层112可利用如CF4等溶液进行蚀刻步骤，而将导电层110暴露出来。
需注意介层窗120的侧壁以及其下的导电层110需经过预清洗的处理步骤，用以清除杂质。此预清洗步骤可以是反应性或非反应性的制程。例如，反应性的清洁制程可以是使用含氢等离子的等离子制程，而非反应性的清洁制程可以是使用含氩或含氦等离子的等离子制程。此预清洗制程亦可以是前述不同种类等离子的组合的等离子制程。
图1c描述的是在图1b的基底上依照本发明的实施例所形成保护层130的情形。如同先前所讨论的，具有介层窗120穿透其中的金属间介电层114基本上是由多孔性材料所构成，例如低介电常数的材料。依照本发明的一实施例所述，可以在金属间介电层114及介层窗120之上，同时以一种或数种密封制程来形成保护层130，用以部分或全面性地密封金属间介电层114所暴露出的孔洞。经由提供一保护层130来密封金属间介电层114之上的孔洞后，金属间介电层114与蚀刻停止层112的表面将变得更为平整，有利于后续形成较为平整的阻障层。此密封与形成保护层的制程可以是透过等离子处理或薄膜沉积等方法，例如等离子增强型化学气相沉积法(PECVD)或结合任一种沉积法的等离子处理方法。
在一实施例中，保护层130是由含硅材料、含碳材料、含氮材料或含氧材料等介电材料所构成。保护层130最好是使用等离子增强型化学气相沉积法(PECVD)来形成约10埃至500埃的厚度。例如，保护层130可以使用硅烷与N2O气体经由等离子增强型化学气相沉积法(PECVD)产生氮化硅来形成。
请参照图1d，此图显示的是介层窗120底部的保护层130被移除后而暴露出基底100的情形。如前所述，保护层130是由介电材料所构成。因此，为了允许后续的导电插塞能与底部的导电层可以有更好的电性，最好移除介层窗120底部的保护层130。介层窗120底部的保护层130可经由干式或湿式蚀刻制程被移除。需注意的是，将会有一部分沿着沟槽底部的保护层130在此制程中被移除。然而，最好经由调整蚀刻参数，确保至少会有一部分的保护层130仍然残留在沟槽底部，以避免或减少后续的导电插塞与沿着沟槽底部的金属间介电层114之间会有扩散行为发生。
需注意的是，导电层110会由于移除介层窗120底部的保护层130而导致往介层窗120的底部凹陷。在一较佳实施例中，此凹陷深度最好小于800埃。
图1e显示的是，基底100上形成了阻障层132，介层窗120被导电插塞140所填满，以及依照本发明的一实施例进行表面平坦化后的情形。阻障层132最好由一层或多层导电性材料所构成，用以避免或减少与金属间介电层114之间产生扩散，且可提供与导电插塞140之间的良好粘着性质。在一实施例中，阻障层132可以是由氮化钛与氮硅化钛所构成。
在一实施例中，导电插塞140可借由沉积铜的晶种层并经由电镀制程来形成铜的填充物。基底100可利用如化学机械研磨法(CMP)加以平坦化。之后，可使用已知的标准程序来完成半导体元件的制造与封装。
图2a-2d呈现的是本发明的第二个实施例。如图2a-2d所示，金属间介电层114中的介层窗120是参照先前所述图1a-1b中的步骤所形成。因此，图2a所表示的是图1b中的基底100进行孔洞密封程序的情形，如图中箭头所示。
此密封制程可借由将基底100暴露于密封孔洞用的等离子下所完成。在一实施例中，可借由将基底100暴露于含有如氩气、氢气、氧气、氮气、氦气或上述气体的组合的等离子中来实施此密封孔洞程序。经过等离子处理程序后，将会在金属间介电层114上形成等离子处理区域222。此等离子处理区域222上的孔洞在经过了等离子处理后大致上会被密封住。此等离子处理区域222可能会比金属间介电层114的其它未经等离子处理区域含有较高的碳、氮及/或氧浓度。此等离子处理区域222也可能因为等离子处理之故而形成碳化、氮化及/或氧化区域。另外，也可以沿着开口区域的侧壁上，形成如先前图1a-1e所述的保护层(图2a中并未绘出)。
等离子处理步骤可以在如后所述的条件下施行约10至100秒的等离子处理时间、约0至400℃的炉内温度、约200至800电子伏特的射频能量，及0至400瓦的基底偏压。孔洞密封步骤所使用的气体可以包括如Ar/H2、Ar/N2、Ar/He、H2/He、H2/N2、Ar/O2或O2/N2等其它类似气体。其它可使用的气体可以包括含氩气体、含氢气体、含氮气体、含氦气体、含氧气体或以上气体的组合等其它类似气体。
图2b显示的是，在图2a的基底100上形成阻障层230后的情形。由于如前所述的图2a的密封步骤大致密封了在金属间介电层114上的孔洞，所以阻障层230可在较为平整的表面上形成。此较为平整的表面可方便阻障层230在此平整表面上形成较先前技术所能达到的更为平整连续的阻障层。因此，先前所述的阻障层可具有更好的扩散阻隔效果。
在一实施例中，阻障层230可以包括含硅层、含碳层、含氮层、含氢层、含金属或金属化合物层，在此所述的金属可以是钽、氮化钽、钛、氮化钛、锆化钛、氮锆化钛、钨、氮化钨、以上金属的合金或上述的组合。而阻障层230可以利用物理气相沉积法(PVD)、化学气相沉积法(CVD)、等离子增强型化学气相沉积法(PECVD)、低压化学气相沉积法(LPCVD)、原子层沉积法(ALD)或旋转涂布沉积法(Spin-On deposition)等其它合适方法所形成。在一实施例中，阻障层230是利用物理气相沉积法来形成钽金属。此阻障层230可以是由多层结构所构成。
请参照图2c，另一个制程可以是沿着介层窗120底部，将阻障层230完全或部分地移除。图2c显示的一实施例，是阻障层230被部分移除后的情形。在另一实施例中，阻障层230可能被完全移除而暴露出底下的导电层110。侧壁上的阻障层具有阻隔扩散及/或粘着的功能，而沿着介层窗120底部完全或部分地移除阻障层230则可降低接触电阻值。需注意的是，在移除了底部的阻障层230之后，亦可继续形成单一或多层阻障/粘着层。阻障层230的底部可利用干式或湿式蚀刻步骤加以移除。
需注意的是，导电层110的表面可能会由于沿着介层窗120底部的阻障层230的移除而产生部分凹陷。在一实施例中，凹陷深度约小于800埃。
图2d显示的是基底100在介层窗120填满导电插塞140并加以平坦化之后的情形。在一实施例中，导电插塞140可借由沉积铜晶种层并利用电镀制程来形成铜的填充物。基底100可利用如化学机械研磨法加以平坦化。之后，可使用已知的标准程序来完成半导体元件的制造与封装。
图3显示的是依照前述步骤所形成的介层窗的剖面组成。如图3所示，进行前述步骤的制程后，沿着介层窗的侧壁SW可发现含有较高的碳、氧与氮浓度。图3中的位置可显示出介层窗侧壁SW上的氮、氧与碳浓度较金属间介电层为高。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下100基底110导电层112蚀刻停止层114金属间介电层120介层窗132、230阻障层140导电插塞130保护层222等离子处理区域
权利要求
1.一种半导体结构，其特征在于所述半导体结构包括一低介电常数材料层，形成于一基底上；一开口，形成于该低介电常数材料层之中；一保护层，沿着该开口侧壁形成于该低介电常数材料层之上，该保护层的碳浓度较该低介电常数材料层为高；及一导电材料，填充于该开口之中。
2.根据权利要求1所述的半导体结构，其特征在于更包括一单层或多层阻障层，形成于该保护层上。
3.根据权利要求1所述的半导体结构，其特征在于该保护层由含氧材料所构成，且该保护层的氧浓度较该低介电常数材料层为高。
4.根据权利要求1所述的半导体结构，其特征在于该保护层由含氮材料所构成，且该保护层的氮浓度较该低介电常数材料层为高。
5.根据权利要求1所述的半导体结构，其特征在于该开口为双镶嵌开口，该双镶嵌开口之下存在一导电层，且该导电层的凹陷区域小于800埃。
6.一种半导体结构，其特征在于所述半导体结构包括一低介电常数材料层，形成于一基底上；一开口，形成于该低介电常数材料层之中，在该开口的侧壁的低介电常数材料层上具有一等离子处理区域；一单层或多层阻障层，形成于该开口的侧壁上；及一导电材料，填充于该开口之中。
7.根据权利要求6所述的半导体结构，其特征在于该低介电常数材料层的介电常数值小于3.0。
8.根据权利要求6所述的半导体结构，其特征在于该等离子处理区域的侧壁的碳、氮或氧浓度较该低介电常数材料层为高。
9.根据权利要求6所述的半导体结构，其特征在于该开口为具有一介层窗与一沟槽的双镶嵌开口，且该等离子处理区域形成于该沟槽底部。
10.一种半导体结构的制造方法，其特征在于所述半导体结构的制造方法包括在一基底上形成一低介电常数材料层；在该低介电常数材料层之中形成一开口；在该开口侧壁上形成一保护层，该保护层的碳浓度较该低介电常数材料层为高；且在该保护层之上形成一单层或多层阻障层。
11.根据权利要求10所述的半导体结构的制造方法，其特征在于该保护层为含氧材料所构成，且该保护层的氧浓度较该低介电常数材料层为高。
12.根据权利要求10所述的半导体结构的制造方法，其特征在于该保护层为含氮材料所构成，且该保护层的氮浓度较该低介电常数材料层为高。
13.根据权利要求10所述的半导体结构的制造方法，其特征在于该保护层是利用等离子增强型化学气相沉积法来形成。
14.一种半导体结构的制造方法，其特征在于所述半导体结构的制造方法包括在一基底上形成一低介电常数材料层；在该低介电常数材料层之中形成一开口；沿着该开口侧壁的该低介电常数材料层上形成一等离子处理区域；并于该等离子处理区域上形成一阻障层。
15.根据权利要求14所述的半导体结构的制造方法，其特征在于该等离子处理区域的碳、氮或氧浓度较该低介电常数材料层为高。
16.根据权利要求14所述的半导体结构的制造方法，其特征在于该等离子处理区域是利用具有含氩气体、含氢气体、含氮气体、含氦气体、含氧气体或上述气体的组合的等离子所形成。
全文摘要
本发明提供一种半导体结构及其制造方法。所述半导体结构的制造方法包括沿着介层窗侧壁的介电材料上所暴露出的孔洞被部分或全面性的密封。之后，在介电材料上形成一或多层阻障层，并将导电材料填充于介层窗中。形成于密封层之上的阻障层具有较为平整连续的表面。该等孔洞可使用例如氩环境下的等离子制程加以部分或全面性的密封。
文档编号H01L21/31GK1773690SQ20051005670
公开日2006年5月17日 申请日期2005年3月23日 优先权日2004年11月10日
发明者林俊成, 眭晓林 申请人:台湾积体电路制造股份有限公司