专利名称：闪存器件及其制造方法
技术领域：
本发明涉及闪存器件，更具体而言涉及闪存器件及其制造方法，其中，能够减少浮置栅极之间的干扰并增加耦合比。
背景技术：
闪存单元的尺寸优选地需要越来越小。然而，部分由于构图技术及设备的限制，实现如此的器件缩小所需的技术创新及改善变得越来越难于获得。
因此，已有多种在多位单元技术上的研究被提出，在多位单元中多个数据可以存储在一个多级单元中。这种多级单元被称作“多级单元(MLC)”。
一MLC一般具有两个或更多的阈值电压(threshold voltage)，对应于所述阈值电压海具有两个或更多的数据储存状态。
图1为多级单元的数据储存状态的示意图。
如图1所示，其内可将2位的数据程序化的一MLC具有四个数据储存状态，亦即“11”、“10”、“01”及“00”。它们的分布分别对应于MLC的阈值电压的分布。举例来说，假设一存储单元的阈值电压的分布为-2.7V或更低、0.3至0.7V、1.3至1.7V及2.3至2.7V，“11”对应于-2.7V或更低，“10”对应于0.3至0.5V，“01”对应于1.3至1.7V且“00”对应于2.3至2.7V。也就是说，如果MLC的阈值电压对应于四个阈值电压之一，对应于“11”、“10”、“01”及“00”的2位的数据信息便会被储存于所述存储单元。
因此，有必要精确地控制每级中的阈值电压的分布。举例来说，一级的范围必须被控制在约1V，为了此一目的，虽然检测容限与程序脉冲步骤相关，但是所述范围必须被控制在约0.2V。
然而，如果一级的范围或检测容限被控制得过于精确，产品的性能却会将低，如果一单元的独特阈值电压偏移被控制在约0.2V，必须被控制的阈值电压则小于0.4V。
为了获得此阈值电压，当考虑其与一程序脉冲步骤相关时，可以被控制得最理想的阈值电压便无法被控制于约小于0.2V。
在此情形中，考虑块图案依存性(block pattern dependency)，由一周围单元的状态所决定的干扰效应引起的阈值电压中的偏移必须被控制在约0.05V或更低。
图2为显示根据由单元尺寸的减少所决定的干扰效应的阈值电压偏移(dVt)值的曲线图。
如图2所示，由相邻单元引起的在位线方向上的改变的阈值电压值(dVt)为0.05V或更低，其并非一严重的问题。然而，由相邻单元引起的在字线方向上的改变的阈值电压值(dVt)为0.3至0.5V。这使得难以制作MLC单元。
发明内容
本发明提供一种闪存器件及其制造方法，其中能够有效减少因相邻单元的干扰效应引起的阈值电压的偏移。
根据本发明一方面，提供有一种闪存器件，所述闪存器件包括一半导体衬底；一隧道介电薄膜，形成于所述半导体衬底上；诸浮置栅极，形成于所述隧道介电薄膜上并在一单元基材上以岛状分开；一层间介电薄膜，形成于包括所述浮置栅极的整个表面上；以及诸控制栅极，形成于所述层间介电薄膜上并以一个方向排列而且围绕所述浮置栅极的顶部及侧部。
所述控制栅极在垂直于所述一个方向的另一方向上的宽度优选地相应于所述浮置栅极在所述另一方向上的宽度、所述层间介电薄膜的厚度的两倍以及覆盖容限(overlay margin)的总和。
所述覆盖容限优选为形成于所述浮置栅极两侧的在所述另一方向的所述控制栅极的最小厚度和未对准容限(misaligment margin)的总和。
形成于所述浮置栅极两侧的在所述另一方向的所述控制栅极的最小厚度优选为10nm。
所述浮置栅极可以为正方形、圆形、椭圆形或多边形形状。
根据本发明的另一方面，提供有一种闪存器件的制造方法，所述方法包括的步骤为在半导体衬底上形成隧道介电薄膜，在所述半导体衬底中通过隔离薄膜界定有源区域及场区域；在所述有源区域及相邻于所述有源区域的所述场区域上形成诸浮置栅极，所述浮置栅极在单元基材上以岛状分开；在整个表面上形成层间介电薄膜；在所述层间介电薄膜上形成用于控制栅极的电极材料；以及构图所述用于控制栅极的所述电极材料以形成完全围绕所述浮置栅极的顶部及侧部的控制栅极线。
所述方法还包括的步骤为在形成用于所述控制栅极的所述电极材料之后，在用于所述控制栅极的所述电极材料的一预定区域上形成一硬质掩模薄膜图案；以及在所述硬质掩模薄膜图案的侧部形成一硬质掩模间隔物。在该情况中，在构图用于所述控制栅极的所述电极材料时，所述硬质掩模薄膜图案及所述硬质掩模间隔物被用作掩模。
可以使用氧化物薄膜形成所述硬质掩模薄膜及所述硬质掩模间隔物。
所述方法还包括在形成所述控制栅极之后，执行一再氧化工艺以减轻蚀刻损伤。
所述隧道介电薄膜优选地使用氧化物薄膜形成，并使用氧化物薄膜、或是氧化物薄膜及氮化物薄膜的一叠层薄膜形成所述层间介电薄膜。
使用多晶硅或一金属化合物可以形成所述浮置栅极及控制栅极。
图1为显示多级单元的数据储存状态的视图；图2为显示根据由单元尺寸的减少所决定的干扰效应的阈值电压偏移(dVt)值的曲线图；图3为显示根据本发明的实施例的闪存器件的平面图；图4为图3的闪存器件沿A-A线的横截面图；图5为显示根据本发明的实施例的闪存器件的平面图；图6A至6C为说明根据本发明的实施例的闪存器件制造方法的横截面图；以及图7为显示使用硬质掩模的控制栅极构图工艺的视图。
具体实施例方式
现在，参考附图将描述根据本发明的优选实施例。因为优选实施例为如下目的来提供，即本领域的普通技术人员能够理解本发明，所以它们可以以各种形式修改且本发明的范围并不局限于优选实施例。
图3为显示根据本发明的实施例的闪存器件的平面图。图4为图3的闪存器件沿A-A线的横截面图。
请参阅图3及图4，在字线方向上排列的条状图案的隔离薄膜11将半导体衬底10分为有源式区域及场区域。隧道介电薄膜12沿着其中形成所述隔离薄膜11的半导体衬底10的一表面而形成。在一单元基材上分离且具有岛形状的多个浮置栅极13形成于所述有源区域内及邻接于所述有源区域的所述场区域。层间介电薄膜14形成包括浮置栅极13的半导体衬底10上。形成条状图案的控制栅极15以在垂直于字线方向的位线方向完全围绕浮置栅极13的顶部及侧部。
在一已知闪存器件的情形中，控制栅极位于相邻位线方向的诸浮置栅极之间。因为所述浮置栅极与控制栅极同时被蚀刻，所以控制栅极不存在在字线方向相邻的多个浮置栅极之间。
同时，如前所述，在根据本实施例的闪存器件中，形成控制栅极15以完全围绕浮置栅极13的顶部及侧部。控制栅极位于在字线方向及位线方向相邻的浮置栅极之间。
表1显示现有技术与本发明实施例的闪存器件中、由于位于位线(B/L)方向与字线(W/L)方向的浮置栅极之间的干扰所造成的阈值电压偏移值。
表1
由表1可看出，现有技术中由于在字线方向相邻的浮置栅极之间的干扰所造成的阈值电压的偏移显著高于在位线方向相邻的浮置栅极之间的干扰所造成的阈值电压的偏移。
这是因为虽然在位线方向相邻的浮置栅极之间的控制栅极用于减轻浮置栅极之间的干扰，但是控制栅极在字线方向相邻的浮置栅极之间不存在，所以干扰不被减轻。
同时，在本实施例中，控制栅极位于在字线方向及位线方向相邻的浮置栅极之间。因此，控制栅极用于减轻浮置栅极之间的干扰。由表1可看出，由干扰所造成的阈值电压的偏移即使在字线方向上也被降低。
现将描述制造前述构造的闪存器件的方法。
图5为显示根据本发明的实施例的闪存器件的平面图，图6A至6C为说明根据本发明的实施例的闪存器件制造方法的横截面图。第6A图为图5的闪存器件沿B-B线的横截面图。
首先，如图5及第6A图所示，在半导体衬底10上生长厚度约80的氧化物层，在所述半导体衬底10中通过典型方法所形成的隔离薄膜11而界定出有源区域及场区域，因此形成隧道介电薄膜12。
多晶硅薄膜或金属化合物沉积于隧道介电薄膜12上以形成用于浮置栅极的诸导电层。用于浮置栅极的导电层通过预定的光刻工艺来构图，形成在单元基材上分开且具有岛状的多个浮置栅极13。在该情况中，浮置栅极13可以形成为各种形状，诸如多边形、圆形、椭圆形及正方形。
传统上，当构图用于浮置栅极的导电层时，用于浮置栅极的导电层形成为在平行于隔离薄膜的方向上排列的条状图案。在蚀刻控制栅极时，在位线方向上再次蚀刻控制栅极来在单元基材上分离浮置栅极。然而，如果使用此方法，则难以在字线方向上在浮置栅极之间设置控制栅极。因此，在本发明的实施例中，当构图它们时，用于浮置栅极的导电层在单元基材上分开。
请参阅图6B，厚度约50的层间介电薄膜14形成于半导体衬底10的整个表面上。用于控制栅极的导电层15a形成于层间介电薄膜14上。
在此情形中，使得层间介电薄膜14具有相对于用于控制栅极的导电层15a的高的选择比，从而在构图控制栅极时，蚀刻会停止于层间介电薄膜14上。
举例来说，层间介电薄膜14可以使用氧化物薄膜、或氧化物薄膜和氮化物薄膜的叠层薄膜形成，诸如氧化物薄膜/氮化物薄膜/氧化物薄膜(ONO)。用于控制栅极的导电层15a通过沉积诸如多晶硅薄膜或是金属化合物的导电层而形成。
请参阅图6C，用于控制栅极的导电层15a的图案通过光刻及蚀刻工艺来光刻，形成条状图案的控制栅极15，其完全围绕浮置栅极13的顶部及侧部并在垂直于字线方向的位线方向排列。
随着器件变得高度集成，控制栅极15的尺寸会比步进机的分辨能力还小。如果用于控制栅极的导电层15a的构图工艺是困难的，则一硬质掩模薄膜16形成于用于控制栅极的导电层15a上，如图7所示。在构图硬质掩模薄膜16到可以被构图的尺寸后，硬质掩模间隔物17可形成于构图的硬质掩模薄膜16的两侧。使用硬质掩模薄膜16和硬质掩模间隔物17作为掩模蚀刻用于控制栅极的导电层15a，因此形成控制栅极15。此时，硬质掩模薄膜16和硬质掩模间隔物17优选地使用氧化物薄膜而形成。
因为层间介电薄膜14及用于控制栅极的导电层15a具有一高选择比，所以用于构图控制栅极15的蚀刻工艺便会停止于层间介电薄膜14上。
同时，控制栅极15的字线方向上的宽度相应于浮置栅极13字线方向上的宽度、层间介电薄膜14的厚度的两倍以及覆盖容限的总和。另外，所述覆盖容限相应于控制栅极15的最小厚度和未对准容限的总和，控制栅极15在字线方向上形成于浮置栅极13的两侧且能够防止干扰效应。
形成于浮置栅极13的两侧的控制栅极15在字符线方向上的最小厚度在浮置栅极13的两侧之一侧为5nm，因此总和为10nm。
虽然图示中并未绘出，但为了减轻在控制栅极15的构图工艺中的蚀刻伤害仍须执行一再氧化工艺。在该情况中，再氧化厚度设定为约30。
因此，控制栅极15及半导体衬底10彼此接触所在的平面上的绝缘层厚度为隧道介电薄膜12的厚度、层间介电薄膜14的厚度、氮化物薄膜的厚度以及再氧化薄膜的厚度的总和。因为隧道介电薄膜12为80、层间介电薄膜14为50、氮化物薄膜为50且再氧化薄膜为30，因此绝缘层的厚度为200或更多。因此，BV为20V或更高。
在根据本发明的闪存器件之中，因为控制栅极15完全围绕浮置栅极13的顶部及侧部，所以控制栅极15甚至会存在于在字线方向相邻的浮置栅极13之间。因此，可以减少在字线方向上的浮置栅极13之间的干扰。因此，也能够减少浮置栅极13之间的干扰所造成的阈值电压的偏移。
另外，由于控制栅极15完全围绕浮置栅极13，所以浮置栅极13和控制栅极15的重叠区域、即耦合比会增加。
下表显示了根据本发明的耦合比的改善。
如此，如果改善了耦合比，则闪存单元中的操作电压可以减少约20％。也就是说，在已知的操作电压20V能够减少为16V，且产品的消耗电流也能减少约20％。因此，闪存存储器周边电路中为主要元件的高电压晶体管的尺寸能够减少约20％或更多，且占据大多数周边电路面积的一泵浦级(pumpstage)的尺寸亦能够减少20％。因此，能够减少芯片的尺寸并增加管芯产率(die yield)。
表2
如前所述，本实施例具有下列影响。
首先，因为形成控制栅极来完全围绕浮置栅极，所以通过控制栅极相邻的浮置栅极之间的干扰可以被减少。相应地，因为可以减少浮置栅极之间的干扰所造成的阈值电压的偏移，所以能够很容易地制造MLC。
第二，由于形成控制栅极来完全围绕浮置栅极，便能够改善在控制栅极和浮置栅极之间的重叠区域；即耦合比。因此，可以减少单元操作电压及电力消耗。
第三，由于能够减少电力消耗，所以能够减少周边电路的高电压晶体管的尺寸以及泵浦的尺寸。通过泵浦的减少的尺寸，也可以减少芯片的尺寸并增加管芯的总数目。
虽然参考优选实施例作出了上述描述，然而本领域的普通技术人员可以理解在不脱离本发明的精神和范围和权利要求的情况下，可以作出本发明的改变和修饰。
权利要求
1.一种闪存器件，包括一半导体衬底；一隧道介电薄膜，形成于所述半导体衬底上；诸浮置栅极，形成于所述隧道介电薄膜上并在一单元基材上以岛状分开；一层间介电薄膜，形成于包括所述浮置栅极的整个表面上；以及诸控制栅极，形成于所述层间介电薄膜上并在第一方向排列而且围绕所述浮置栅极的顶部及侧部。
2.如权利要求1所述的闪存器件，其中，在垂直所述第一方向的第二方向的所述控制栅极宽度相应于所述浮置栅极在所述第二方向的宽度、所述层间介电薄膜的厚度的两倍和覆盖容限的总和。
3.如权利要求2所述的闪存器件，其中，所述覆盖容限为形成于所述浮置栅极两侧的所述控制栅极在所述第二方向的最小厚度以及未对准容限的总和。
4.如权利要求3所述的闪存器件，其中，形成于所述浮置栅极两侧的所述控制栅极在所述第二方向的最小厚度为10nm。
5.如权利要求2所述的闪存器件，其中，所述浮置栅极为正方形、圆形、椭圆形或多边形。
6.一种闪存器件的制造方法，包括在一半导体衬底上形成一隧道介电薄膜，所述半导体衬底通过隔离薄膜界定一有源区域及一场区域；在所述有源区域及邻接于所述有源区域的所述场区域上形成多个浮置栅极，所述浮置栅极在一单元基材上以岛状分开；在整个表面上形成一层间介电薄膜；在所述层间介电薄膜上形成用于控制栅极的一电极材料；以及构图用于诸控制栅极的所述电极材料以形成完全围绕所述浮置栅极的顶部及侧部的控制栅极线。
7.如权利要求6的方法，还包括在形成用于控制栅极的所述电极材料之后，在用于控制栅极的所述电极材料的一预定区域上形成一硬质掩模薄膜图案；以及在所述硬质掩模薄膜图案的侧部形成一硬质掩模间隔物；其中，在构图用于控制栅极的所述电极材料中，所述硬质掩模薄膜图案及所述硬质掩模间隔物被用作为掩模。
8.如权利要求7所述的方法，其中，使用一氧化物薄膜形成所述硬质掩模薄膜及所述硬质掩模间隔物。
9.如权利要求6所述的方法，还包括在形成所述控制栅极之后，执行一再氧化工艺以减轻蚀刻损伤。
10.如权利要求6所述的方法，其中，使用一氧化物薄膜形成所述隧道介电薄膜，并使用一氧化物薄膜、或是一氧化物薄膜及一氮化物薄膜构成的一叠层薄膜形成所述层间介电薄膜。
11.如权利要求6所述的方法，其中，使用多晶硅或金属化合物形成所述浮置栅极及控制栅极。
全文摘要
本发明公开了一种闪存器件及其制造方法。所述器件包括完全围绕浮置栅极的顶部及侧部所形成的控制栅极。所述控制栅极位于在字线方向相邻的浮置栅极、以及在位线方向相邻的浮置栅极之间。本闪存器件减少由于浮置栅极之间的干扰所产生的阈值电压偏移，且还增加了浮置栅极与控制栅极的重叠区域。因此，存在可以增加耦合比的效应。
文档编号H01L21/8239GK1862836SQ200510118158
公开日2006年11月15日 申请日期2005年10月26日 优先权日2005年5月12日
发明者金基锡 申请人:海力士半导体有限公司