专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法。
背景技术：
众所周知，闪存和铁电存储器是非易失性存储器，即使在切断电源之后也能够存储信息。
在非易失性存储器中，闪存包括嵌入绝缘栅场效应晶体管(IGFET)的栅极绝缘膜中的浮动栅极，并通过在该浮动栅极中积累指示记录信息的电荷而存储信息。但是，这种闪存的缺点在于，在写入和擦除信息时，需要较高的电压使隧道电流流至栅极绝缘膜。
另一方面，铁电存储器，也称为FeRAM(铁电随机存取存储器)，通过利用设置于铁电电容器中的铁电膜的磁滞特性存储信息。铁电膜响应电容器的上下电极之间施加的电压产生极化，并且即使在电压消除之后也会保持自发极化。当施加的电压的极性反转时，自发极化的极性也反转。通过使极性的方向对应于″1″和″0″，将信息写入铁电膜。FeRAM执行写入所需的电压小于闪存执行写入所需的电压。此外，FeRAM还有一个优点，即能够以高于闪存的速率写入。
根据结构，FeRAM大体可分为两类堆叠式和平面式。在平面式FeRAM中，电容器的平面形状趋向于较大，因为形成于半导体衬底上的MOS(金属氧化物半导体)晶体管与电容器的下电极经由电容器上侧的金属互连部件电连接。
相比之下，在堆叠式FeRAM中，电容器的下电极直接形成于连接至MOS晶体管的源极/漏极区的导电塞上，下电极与MOS晶体管经由导电塞电连接。利用这种结构，能够使得电容器的平面形状与平面式FeRAM相比较小，从而实现未来所需的FeRAM的微型化。
需要为堆叠式FeRAM设置电容器介电膜，该电容器介电膜即便在FeRAM微型化时结晶性也不会退化，并可提供优异的铁电特性。
应该注意，日本未审查专利申请公告No.2004-146772，No.Hei11-330411，Hei10-340871，和Hei7-22578中公开了上述相关技术。
发明内容
根据本发明的一个方案提供的半导体器件包括半导体衬底；杂质扩散区，形成于该半导体器件的表面层中；绝缘膜，形成于该半导体衬底上，并在该杂质扩散区上方具有孔；导电塞，形成于该孔中，并电连接至该杂质扩散区；底层导电膜，形成于该导电塞和该导电塞周围的绝缘膜上，并具有平坦表面；结晶导电膜，形成于该底层导电膜上；以及电容器，通过在该结晶导电膜上依次叠置下电极、电容器介电膜和上电极而形成，其中该电容器介电膜由铁电材料制成。
根据本发明的另一方案，提供一种半导体器件的制造方法，包括如下步骤在半导体衬底的表面层形成杂质扩散区；在该半导体衬底上形成绝缘膜；在该杂质扩散区上方的绝缘膜中形成孔；在该绝缘膜的上表面上和该孔中形成用以制作塞的导电膜；通过抛光处理仅在该孔中保留用以制作塞的导电膜，并将该孔中的用以制作塞的导电膜制成电连接至该杂质扩散区的导电塞；在该绝缘膜和该导电塞的各自上表面上形成底层导电膜；抛光该底层导电膜的上表面，以平坦化该上表面；在该底层导电膜上形成结晶导电膜；以及通过在该结晶导电膜上依次叠置下电极、电容器介电膜和上电极形成电容器，其中该电容器介电膜由铁电材料制成。
根据本发明，在通过抛光用以制作塞的导电膜在孔中形成导电塞时，由于形成于绝缘膜上的底层导电膜被抛光从而使其上表面平坦化，因此即使当由于过度抛光在孔周边的绝缘膜中产生凹陷时，也能够防止凹陷导致的下电极的结晶无序。
此外，即便当由于抛光底层导电膜而使底层导电膜的晶体变形时，由于形成结晶金属膜，上述变形也难以影响下电极，结晶金属膜的作用可以令人满意地保持该结晶金属膜上的下电极的取向。
因此，在本发明中，由于具有良好结晶性的下电极的作用，可改进电容器介电膜的结晶性，从而能够改进例如电容器介电膜的铁电特性、极化电荷的剩余量。
此外，通过在平坦化底层导电膜的上表面之后将底层导电膜的上表面暴露在含氮等离子体中，可以消除底层导电膜中由极化导致的晶体变形。
此外，通过将结晶导电膜的上表面暴露在含氮等离子体中，可进一步改进结晶导电膜的结晶性。
应该注意，当使用在含氮气氛中氮化的钛膜作为结晶导电膜时，在不执行上述两种等离子体处理的情况下也可保持结晶导电膜的结晶性。
此外，可在结晶导电膜上形成氧阻挡金属，并在该氧阻挡金属上形成电容器。尽管对构成电容器的铁电膜执行FeRAM特别所需的多种类型的退火，例如含氧气氛中的恢复退火，但是通过上述氧阻挡金属膜能够防止氧到达导电塞。因此，可以抑制由导电塞的氧化导致发生接触不良。
当形成所述氧阻挡金属膜时，优选地，在执行上述退火之后，回蚀刻在氧阻挡金属膜、结晶导电膜和底层导电膜中未被电容器覆盖的部分，从而在电容器下面保留岛状的上述膜。
图1A至1F为制造过程中的虚拟半导体器件的剖视图；图2为由于形成于绝缘膜上的凹陷使得绝缘膜上的膜的结晶无序的视图；图3A至3N为制造过程中根据本发明提供的半导体器件的剖视图；图4是指示形成于氮化钛膜上的铱膜在方向(111)和方向(200)上的取向强度的摇摆曲线(rocking curve)；以及图5是指示形成于氮化钛膜上的铱膜在方向(222)上的取向强度的摇摆曲线。
具体实施例方式
下面将参照附图详细说明本发明的实施例。
(1)初步说明在详细说明本实施例之前，将给出本发明的初步说明。
图1A至1F为制造过程中的虚拟半导体器件的剖视图。该半导体器件为堆叠式FeRAM，其形成方法如下。
首先说明直至获得图1A所示的剖面结构所需的步骤。
首先，在n型或p型硅(半导体)衬底10的上表面上，形成限定晶体管有源区的STI(浅沟槽隔离)凹槽，并在该凹槽中嵌入绝缘膜(例如二氧化硅)，该绝缘膜用作器件隔离绝缘膜11。应该注意，器件隔离结构并不限于STI，也可以通过LOCOS(硅的局部氧化)方法形成器件隔离膜。
接着，通过将p型杂质引入硅衬底10的有源区形成p阱12，通过热氧化硅衬底10的有源区的表面形成热氧化膜，该热氧化膜将作为栅极绝缘膜13。
接着，在硅衬底10的整个上表面上形成非晶或多晶硅膜，并通过光刻将该硅膜图案化，以形成两个栅极14。
上述两个栅极14在p阱12上彼此间隔且平行设置，这些栅极14构成字线的一部分。
接着，利用栅极14作为掩模，通过离子注入将n型杂质引入邻近栅极14的硅衬底10中，形成第一和第二源极/漏极延伸区15a和15b。
然后，在硅衬底10的整个上表面上形成绝缘膜，并通过回蚀刻该绝缘膜，形成邻接栅极14的绝缘侧壁16。例如，可通过CVD方法形成二氧化硅膜作为上述绝缘膜。
接着，通过使用绝缘侧壁16和栅极14作为掩模，再次向硅衬底10执行n型杂质的离子注入，在邻近两个栅极14的硅衬底10的表面层中形成第一和第二源极/漏极区17a和17b(杂质扩散区)。
通过上述步骤，在硅衬底10的有源区中形成第一和第二MOS晶体管TR1和TR2，第一和第二MOS晶体管TR1和TR2由栅极绝缘膜13、栅极14以及第一和第二源极/漏极区17a和17b构成。
接着，通过溅射方法在硅衬底10的整个上表面上形成难熔金属层(例如钴层)，然后加热该难熔金属层，使其与硅反应，从而在硅衬底10上形成难熔金属硅化物层18。该难熔金属硅化物层18也形成于栅极14的表面部分上，从而使栅极14的电阻较低。
之后，通过湿蚀刻去除器件隔离绝缘膜11上未反应的难熔金属层等。
接着，通过等离子体CVD方法，在硅衬底10的整个上表面上形成厚度约为80nm的氮化硅(SiN)膜，该氮化硅膜用作覆盖绝缘膜19。接着，在该覆盖绝缘膜19上，通过使用TEOS气体执行等离子体CVD方法，形成厚度约为11000nm的二氧化硅膜作为第一绝缘膜20。之后，通过CMP(化学机械抛光)方法抛光第一绝缘膜20的上表面，以使其平坦化。经过该CMP，第一绝缘膜20在硅衬底10的平坦表面上的厚度变为约800nm。
接着，如图1B所示，通过光刻将覆盖绝缘膜19和第一绝缘膜20图案化，从而在第一源极/漏极区17a上形成第一接触孔20a。
接着，如图1C所示，在第一绝缘膜20的上表而和接触孔20a的内表面上，通过溅射方法依次形成厚度分别为30nm和20nm的钛膜和氮化钛膜，并将它们作为胶膜23。
进而，在该胶膜23上，通过使用六氟化钨气体执行CVD方法，形成钨膜作为用以制作塞的导电膜24，接触孔20a被该用以制作塞的导电膜24完全嵌入。该用以制作塞的导电膜24在第一绝缘膜20的平坦化表面上的厚度约为300nm。
接着，如图1D所示，利用CMP方法进行抛光，去除第一绝缘膜20上多余的胶膜23和用以制作塞的导电膜24。因此，仅在第一接触孔20a中留下胶膜23和用以制作塞的导电膜24，并将其作为电连接至第一源极/漏极区17a的第一导电塞25。
在该CMP方法中，使用一种研磨浆料，使得作为抛光对象的胶膜23和用以制作塞的导电膜24的抛光速度快于底层第一绝缘膜20的抛光速度。这种研磨浆料例如包括Cabot微电子公司制造的SSW2000。此外，为不在第一绝缘膜20上留下抛光残留物，将抛光厚度设定为大于膜23和24的总厚度，因而该CMP方法将执行过度抛光。
结果，如图所示，第一导电塞25的上表面的高度低于第一绝缘膜20的高度，从而在第一导电塞25周围的第一绝缘膜20中形成凹陷20b。
接着，如图1E所示，通过溅射方法依次形成结晶导电膜31(例如氮化钛膜)和氧阻挡金属膜32，该氧阻挡金属膜32可防止第一导电塞25氧化。该氧阻挡金属膜32例如为氮铝化钛(TiAlN)膜。
然后，通过溅射方法形成第一导电膜33(例如铱膜)，进而通过MOCVD(金属有机CVD)方法在该第一导电膜33上形成铁电膜34，例如PZT(铅锆钛酸盐PbZrTiO3)，然后通过溅射方法形成氧化铱膜作为第二导电膜35。
之后，如图1F所示，通过从第二导电膜35至结晶导电膜31进行图案化，形成电容器Q，在该电容器Q中依次叠置下电极33a、电容器介电膜34a和上电极35a。
通过上述步骤，完成堆叠式FeRAM的基本结构。
在FeRAM的结构中，电容器Q的下电极33a电连接至位于其正下方的第一导电塞25。
在形成第一导电塞25的步骤中，如参照图1D所述的，对胶膜23和用以制作塞的导电膜24执行CMP方法，以使其过度抛光，从而在接触孔20a周围的第一绝缘膜20中形成凹陷20b。
但是，当存在这种凹陷20b时，凹陷20b上的下电极33a的结晶将被无序化，这导致电容器介电膜34a的结晶无序。因此，电容器介电膜34a的铁电特性，例如极化电荷的剩余量将下降。
以下将参照图2说明这种结晶无序。
图2的上部示图为在上述半导体器件的制造过程中通过利用TEM(透射电子显微镜)观测半导体器件的剖面所获得的图像。此外，图2的下部图像为上述剖面从点A至E的衍射图像。
由图2的衍射图像明显可以看出，在第一绝缘膜20的平坦化表面上的点C处，构成氧阻挡金属膜32的氮铝化钛膜的取向为方向(111)，氧阻挡金属膜32上的第一导电膜33的取向优选为方向(111)。
相比之下，在第一导电塞25上方的点A和B处，氧阻挡金属膜32和第一导电膜33的方向(111)上的衍射线与点C相比较弱，还观测到除方向(111)之外的衍射图像。因此，可以理解，在第一导电塞25上方，与其它部分相比，膜32和33的结晶被无序化。
此外，聚焦于铁电膜34上，在远离第一导电塞25的点D处，可清楚观测到构成铁电膜34的PZT在方向(200)和(111)上的衍射线。与此相反，可以理解在靠近第一导电塞25的点E处，衍射线与点D相比较弱，因而PZT的结晶无序。
图2的结果进一步证明在第一导电塞25周围的第一绝缘膜20中形成的凹陷20b会导致第一导电膜33和其上的铁电膜34的结晶性的恶化。
在形成电容器Q(参见图1F)之后，为了修复电容器介电膜34a在被处理时所受到的损害，在含氧气氛中对电容器介电膜34a执行退火，称为恢复退火。
氧阻挡金属膜32保护容易氧化的、主要由钨制成的第一导电塞25，并起到防止产生由第一导电塞25的氧化导致的接触不良的作用。
但是，如上所述，当在第一绝缘膜20中形成凹陷20b时，在氧阻挡金属膜32中形成反映出凹陷20b的凹部。氧阻挡金属膜32通过台阶覆盖(stepcoverage)特性较差的溅射方法形成。因此，如虚线圆所示，上述凹部的侧表面的膜厚小于其它部分的膜厚。这导致氧阻挡金属膜32在侧表面的防氧渗透能力下降，从而使得氧易于经由图1F中箭头所示的通路到达第一导电塞25。结果第一导电塞25被氧化，从而导致接触不良，进而降低半导体器件的产量。
考虑到前述问题，本发明人实施了本发明的以下实施例。
(2)本发明的实施例图3A至3N为制造过程中根据本发明提供的半导体器件的剖视图。
为了制造半导体器件，首先执行图1A至1D所示的步骤。接着，如图3A所示，通过溅射方法分别在第一绝缘膜20和第一导电塞25的上表面上形成氮化钛膜，并将其作为底层导电膜30，该底层导电膜30嵌入凹陷20b。为了能够执行所述嵌入，在本发明中，所形成的底层导电膜30的厚度大于凹陷20b的深度D。通常，凹陷20b的深度D约为50nm，底层导电膜30的厚度设定为100-300nm，例如约100nm。
此外，底层导电膜30并不限于氮化钛膜，它可以由钨膜、硅膜和铜膜中的任何一种制成。
如上所述，在底层导电膜30的上表面上形成凹部30b，以反映出在第一导电塞25周围的第一绝缘膜20中形成的凹陷20b于。但是，当形成这种凹部30b时，如参照图2所述的，可能会导致后来在底层导电膜30上方形成的铁电膜的结晶性恶化。
因此，在本实施例中，通过CMP方法抛光底层导电膜30的上表面，以使其平坦化，从而去除凹部30b。该CMP方法所用的研磨浆料不受特别限制，但是在本实施例中使用的是Cabot微电子公司生产的SSW2000。
由于抛光误差，底层导电膜30在CMP之后的厚度会在单个硅衬底内，或不同硅衬底之间变化。考虑到上述变化，在本实施例中，将CMP之后的底层导电膜30的目标厚度设定为从50至100nm，更优选为50nm。
如上所述，在对底层导电膜30执行CMP之后，底层导电膜30的上表面附近的晶体由于抛光而变形。但是，当在其中产生所述晶体变形的底层导电膜30上方形成电容器的下电极时，下电极会受到所述变形的影响，从而导致下电极的结晶性的恶化。结果导致下电极上的铁电膜的铁电特性的恶化。
为了避免上述问题，在接下来的步骤中，如图3B所示，通过将底层导电膜30的上表面暴露至含氮等离子体例如N2O等离子体中，防止底层导电膜30的晶体变形影响该底层导电膜30上的膜。
该N2O等离子体处理的条件不受特别限制，但是在本实施例中，等离子体处理室的气压、衬底温度、N2O气体的流速、N2气体的流速分别设定为3.0托、350℃、700sccm和200sccm，并对处理室中的气氛施加频率为13.56MHz、功率为300W的高频功率。此外，处理时间约为4分钟。
接着，如图3C所示，通过溅射方法在底层导电膜30上形成厚度约为20nm的氮化钛膜，并将其作为结晶导电膜31，其中已经通过上述N2O等离子体处理消除了底层导电膜30中的晶体变形。
由于其取向作用，结晶导电膜31具有能够增强后来形成于其上的膜的取向的功能，以及具有粘合膜的功能。
该结晶导电膜31的沉积方法并不限于上述溅射方法。
举例说来，可在含氮气氛中使通过溅射方法形成的钛膜退火，该氮化钛膜可用作结晶导电膜31。该退火为RTA(快速热退火)，退火条件例如为675℃的衬底温度和60秒的处理时间。应该注意，当通过退火形成被氮化的钛膜作为结晶导电膜31时，可省略图3B所示的N2O等离子体处理。
接着，如图3D所示，通过将结晶导电膜31的上表而暴露至含氮等离子体例如N2O等离子体中，进一步改进结晶导电膜31的结晶性。由于该N2O等离子体处理的条件与对如图3B所示的底层导电膜30进行的N2O等离子体处理的条件相同，此处省略其说明。
应该注意，当通过RTA被氮化的钛膜用作结晶导电膜31时，由于结晶导电膜31的结晶性较佳，因此可省略N2O等离子体处理。
接着，如图3E所示，利用含氩气及氮气的气体混合物作为溅射气体以及利用由铝制成的溅射靶材执行溅射方法，在结晶导电膜31上形成厚度约为100nm的氮铝化钛膜，该氮铝化钛膜用作氧阻挡金属膜32。
氧阻挡金属膜32具有优异的防氧渗透功能，从而起到抑制由第一导电塞25的氧化导致发生接触不良的作用，第一导电塞25主要由易于被外部氧氧化的钨制成。作为具有这种功能的膜，除上述氮铝化钛膜之外，还可包括氮化钛膜、铱膜、氧化铱膜、铂膜、钌膜和SRO(SrRuO3)膜，可形成这些膜中的任何一种作为氧阻挡金属膜32。
接下来，将说明直至获得图3F所示的剖面结构所需的步骤。
首先，通过溅射方法在氧阻挡金属膜32上形成厚度约为50-200nm的铱膜，作为第一导电膜33。应该注意，代替铱膜，可形成从由铂膜、钌膜、铑膜、铼膜、锇膜和钯膜构成的集合中选择的任何一种膜作为第一导电膜33。
接着，在第一导电膜33上，通过MOCVD方法形成厚度约为120nm的PZT膜，该PZT膜用作铁电膜34。在该MOCVD方法中，分别将Pb(DPM2)、Zr(dmhd)4和Ti(O-iPr)2(DPM)2作为Pb、Zr和Ti的原材料以0.32毫升/分钟、0.2毫升/分钟和0.2毫升/分钟的流速提供至MOCVD室，并将衬底温度设定为约580℃。此外，将氧引入沉积气氛中，并将氧在该气氛中的分压设定为约5托。
应该注意，作为铁电膜34的沉积方法，除MOCVD方法之外，还包括溅射方法和溶胶-凝胶(Sol-Gel)方法。当与本实施例中一样使用MOCVD方法时，铁电膜34在沉积时结晶。但是，当使用溅射方法时，铁电膜34在沉积时不结晶。因此，当通过溅射方法形成膜34时，在氧气氛中执行结晶退火，以使铁电膜34结晶。所述结晶退火为两步RTA，例如包括第一步骤，执行条件为在含氩和氧的气体混合物气氛中、衬底温度为600℃、处理时间为90秒；第二步骤，执行条件为在氧气氛中、衬底温度为750℃、处理时间为60秒。
此外，铁电膜34的材料并不限于上述PZT，它可以由除PZT之外的介电材料构成，该介电材料具有由通式ABO3代表的钙钛矿结构，例如BLT(钛酸铋镧(Bi，La)4Ti3O12)，或Bi分层结构化合物，例如SrBi2Ta2O9和SrBi2(Ta，Nb)2O9。此外，在上述PZT中可掺杂由镧、钙、锶和硅构成的集合中的任何一种材料。
之后，通过溅射方法在铁电膜34上形成厚度约为200nm的氧化铱(IrO2)膜，并将该氧化铱膜用作第二导电膜35。作为能够形成为第二导电膜35的膜，除上述氧化铱膜之外，可使用从由铂膜、钌膜、铑膜、铼膜、锇膜、钯膜和SRO膜构成的集合中选择的任何一种膜。
如上所述，由于底层导电膜30的上表面被平坦化，上述第一导电膜33、铁电膜34和第二导电膜35的平坦度良好。
接下来，将说明直至获得图3G所示的剖面结构所需的步骤。
首先，通过溅射方法在第二导电膜35上形成氮化钛膜，作为第一掩模材料层36。此外，通过使用TEOS气体执行CVD方法，在第一掩模材料层36上进一步形成二氧化硅膜，该氧化硅膜用作第二掩模材料层37。
接着，在将第二掩模材料层37图案化以使其为岛状之后，通过使用该第二掩模材料层37作为掩模，蚀刻第一掩模材料层36，从而形成由岛状的第一掩模材料层36和第二掩模材料层37构成的硬掩模38。
接着，如图3H所示，通过将包含HBr、O2、Ar和C4F8的气体混合物作为蚀刻气体，干蚀刻第一导电膜33、铁电膜34和第二导电膜35中未被硬掩模38覆盖的部分，从而形成由下电极33a、电容器介电膜34a和上电极35a构成的电容器Q。
上述蚀刻停止于氧阻挡金属膜32上，硅衬底10的整个上表面即使在蚀刻完成之后也处于被氧阻挡金属膜32覆盖的状态。
接着，如图3I所示，在通过干蚀刻或湿蚀刻去除第二掩模材料层37之后，通过溅射方法在硅衬底10的整个上表面上形成厚度为20-50nm的氧化铝膜，作为第一电容器保护绝缘膜40。第一电容器保护绝缘膜40的沉积方法除溅射方法之外，还可包括MOCVD方法和ALD(原子层沉积)方法。
构成第一电容器保护绝缘膜40的氧化铝膜具有优异的防还原剂(例如氢和水)渗透的功能。因此，该氧化铝膜起到防止由电容器介电膜34a被还原剂还原导致的铁电特性恶化的作用。
应该注意，在形成第一电容器保护绝缘膜40之前可执行退火，以防止第一电容器保护绝缘膜40的脱落。所述退火的执行条件例如为350℃的衬底温度和1小时的处理时间。
由于在溅射和图案化电容器Q时所受到的损害，电容器介电膜34a缺氧。因此，电容器介电膜34a的铁电特性被恶化。
为了修复电容器介电膜34a所受到的损害，在含氧气氛中对电容器介电膜34a执行恢复退火。所述退火的条件不受特别限制，但是在本实施例中，在熔炉中衬底温度为550-650℃的条件下执行所述退火。
即使在含氧气氛中执行恢复退火之后，也在硅衬底10的整个上表面上留下氧阻挡金属膜32。因此，退火气氛中的氧被氧阻挡金属膜32阻挡，不能到达第一导电塞25。因而，能够防止由第一导电塞25(其主要由极易氧化的钨制成)的氧化所导致的接触不良，从而提高半导体器件的制造产量。
此外，由于在本实施例中形成底层导电膜30，因此在氧阻挡金属膜32中不形成由凹陷20b导致的凹部。因而，在硅衬底10的整个上表面上形成厚度均匀的氧阻挡金属膜32。因此，可在氧阻挡金属膜32的整个部分上有效地阻挡氧，从而可执行充分的恢复退火，并防止第一导电塞25的氧化。
在完成恢复退火之后，就不再需要氧阻挡金属膜32。
因此，如图3J所示，在接下来的步骤中，通过从硅衬底10的上侧执行整体回蚀刻，去除氧阻挡金属膜32、结晶导电膜31和底层导电膜30中未被电容器Q覆盖的部分，从而仅在电容器Q下方留下岛状的上述膜。
上述回蚀刻的执行条件例如为将含CF4气体和O2气体的气体混合物作为蚀刻气体，分别以5％和95％的流速提供至下流式等离子体蚀刻室，以及将频率为2.45GHz、功率为1400W的高频功率施加至该蚀刻室的上电极。也可以在200℃的衬底温度的条件下执行上述回蚀刻。
替代地，可通过使用包含H2O2、NH3OH和纯水的混合液作为蚀刻液进行湿蚀刻来执行上述回蚀刻。
应该注意，在上述回蚀刻中，也可以去除电容器Q的上表面上保留的第一掩模材料层36。此外，可各向异性地执行回蚀刻，并且保留电容器Q侧表面上的第一电容器保护绝缘膜40。因此，能够防止由蚀刻导致的损害从电容器Q的侧表面延伸到电容器介电膜34a。
接下来，将说明直至获得图3K所示的剖面结构所需的步骤。
首先，在硅衬底10的整个上表面上，通过溅射方法形成厚度约为20-100nm的氧化铝膜，作为第二电容器保护绝缘膜42。应该注意，代替溅射方法，可使用MOCVD方法和ALD方法形成第二电容器保护绝缘膜42。
此外，为了防止第二电容器保护绝缘膜42的脱落，可在形成第二电容器保护绝缘膜42之前，在含氧气氛中执行退火。所述退火的执行条件例如为在含氧熔炉中、衬底温度为350℃和处理时间为1小时。
接着，使用硅烷作为还原气体执行HDPCVD(高密度等离子体化学气相沉积)方法，在第二电容器保护绝缘膜42上形成第二绝缘膜43，从而使相邻两个电容器Q之间的空间被第二绝缘膜43嵌入。之后，通过CMP方法抛光第二绝缘膜43的上表面，以使其平坦化。第二绝缘膜43在硅衬底10的平坦化表面上的厚度在平坦化之后变为约2000nm。
接下来，将说明直至获得图3L所示的剖面结构所需的步骤。
首先，利用光刻和蚀刻工艺从第二绝缘膜43至覆盖绝缘膜19进行图案化，从而在第二源极/漏极区17b上的这些绝缘膜上形成第二接触孔20b。
然后，通过溅射方法，在该第二接触孔20b的内表面和第二绝缘膜43的上表面上形成氮化钛膜作为胶膜，并通过CVD方法在该胶膜上进一步形成钨膜，从而使第二接触孔20b完全被该钨膜嵌入。之后，将第二绝缘膜43上多余的胶膜和钨膜抛光以将其去除，仅保留第二接触孔20b中的胶膜和钨膜，并将其作为第二导电塞45。
接着，通过CVD方法分别在该第二接触孔20b的上表面和第二绝缘膜43的上表面上形成厚度约为100nm的氮氧化硅(SiON)膜，将该氮氧化硅膜设定为抗氧化绝缘膜46。
接着，如图3M所示，通过图案化抗氧化绝缘膜46、第二绝缘膜43和第二电容器保护绝缘膜42，在这些膜中形成孔43a。
在形成孔43a之后，为了修复电容器介电膜34a在上述步骤中所受的损害，可在含氧气氛中执行恢复退火。在该恢复退火时，第二导电塞45的上表面由抗氧化绝缘膜46覆盖。因此，可以抑制由第二导电塞45的氧化导致发生接触不良。
接下来，将说明直至获得图3N所示的剖面结构所需的步骤。
首先，蚀刻上述抗氧化绝缘膜46，以将其去除。
接着，通过溅射方法在第二绝缘膜43的上表面和孔43a的内表面上形成金属叠置膜。例如通过依次叠置下述膜形成该金属叠置膜厚度约为50nm的氮化钛膜、厚度约为360nm的含铜铝膜和厚度约为70nm的氮化钛膜。
之后，通过光刻和蚀刻工艺将该金属叠置膜图案化，以形成电连接至上电极35a的第一层金属互连结构47a，并在第二导电塞45上形成用于位线的金属焊盘47b。
之后，执行在第一层金属互连结构47a和金属焊盘47b上形成第三绝缘膜的步骤，此处省略该步骤的详细说明。
到上述步骤为止，已经完成根据本实施例提供的半导体器件的基本结构。
根据上述本实施例，如参照图3A所述的，在第一导电塞25和第一绝缘膜20上形成底层导电膜30，通过CMP将底层导电膜30的上表面抛光以使其平坦化。因此，在底层导电膜30的上表面上不会形成反映出凹陷20b的凹部，该凹槽20b在第一导电塞25周围的第一绝缘膜20中产生。
因此，如图3N所示，由于底层导电膜30上方形成的下电极33a也为平坦表面，因此下电极33a的结晶性得到改进，并且构成下电极33a的铱膜在方向(111)上的取向性被增强。这样，由于下电极33a的良好取向性的作用，下电极33a上的电容器介电膜34a高度取向于其方向(111)上的极化方向。因此，改进了电容器介电膜34a的铁电特性，从而向/从电容器Q写入/检索信息变得容易。
在本实施例中，在通过CMP平坦化的底层导电膜30上形成结晶导电膜31，并在结晶导电膜31上方形成下电极33a。替代地，可省略结晶导电膜31，而在底层导电膜30上形成与底层导电膜30接触的下电极33a。
但是，在经过CMP处理的底层导电膜30的表面上，CMP会使得构成底层导电膜30的氮化钛发生晶体变形。因此，如果在底层导电膜30上形成与底层导电膜30接触的下电极33a，氮化钛晶体的变形将影响下电极33a，从而也损害下电极33a的结晶性。
图4和图5示出本发明人为了证实上述事实所做实验的结果。
在这些实验中，通过XRD(X射线衍射)分析研究在以下两种情况下铱的取向强度在未经过CMP处理的平坦氮化钛膜上直接形成铱膜的情况和在经过CMP处理之后的氮化钛膜上形成铱膜的情况。
具体地，通过研究铱在方向(111)和(200)的取向强度获得图4所示的结果，通过研究铱在方向(222)的取向强度获得图5所示的结果。应该注意，图4和图5中的横轴上的θ示出X射线的衍射方向，纵轴示出X射线的计数。
由图4可以明显看出，当执行CMP时，与不执行CMP的情况相比，铱在方向(111)的取向强度下降。
此外，图5证实了当不执行CMP时在摇摆曲线中基本上仅出现一个峰值，这表明铱优选在方向(222)取向。相比之下，当执行CMP时，可以理解可观测到摇摆曲线的两个峰值，这表明在铱中多个取向共存，因此铱的结晶性被无序化。
根据这些结果可以明显得出，当在其上执行CMP的氮化钛膜上形成铱膜时，铱膜的取向被无序化。
考虑到上述问题，在本实施例中，在如上所述执行了CMP的底层导电膜30上形成结晶导电膜31，并在结晶导电膜31上形成下电极33a。因此，由CMP导致的底层导电膜30的结晶无序不会影响下电极33a，从而改进下电极33a的结晶性。
此外，由于在形成上述结晶导电膜31之前和之后执行N2O处理，结晶导电膜31的结晶性良好。因此，由于结晶导电膜31的作用，能够进一步改进下电极33a的结晶性。
此外，在本实施例中，使用钨作为第一导电塞25的构成材料，而钨广泛应用于逻辑半导体器件之类，因此不需要改变材料。因而，可利用已经积累的半导体器件的设计特点设计第一导电塞25，从而能够减少重新设计第一导电塞25所需的人力和费用。
如上所述，根据本发明，底层导电膜被平坦化，因此可改进在底层导电膜上形成的下电极的结晶性。此外，即使当由于平坦化处理导致底层导电膜的晶体变形时，也可以通过结晶导电膜防止该变形影响下电极，并且由于结晶导电膜的作用，下电极的结晶性良好。因此，也改进了形成于下电极上的电容器介电膜的结晶性，从而可改进电容器介电膜的铁电特性。
权利要求
1.一种半导体器件，包括半导体衬底；杂质扩散区，形成于该半导体器件的表面层中；绝缘膜，形成于该半导体衬底上，并在该杂质扩散区上方具有孔；导电塞，形成于该孔中，并电连接至该杂质扩散区；底层导电膜，形成于该导电塞和该导电塞周围的绝缘膜上，并具有平坦表面；结晶导电膜，形成于该底层导电膜上；以及电容器，通过在该结晶导电膜上依次叠置下电极、电容器介电膜和上电极而形成，其中该电容器介电膜由铁电材料制成。
2.根据权利要求1所述的半导体器件，其中该底层导电膜为钨膜、硅膜、钛膜和铜膜中的任何一种膜。
3.根据权利要求1所述的半导体器件，其中该结晶导电膜为氮化钛膜。
4.根据权利要求1所述的半导体器件，其中该导电塞的上表面高度低于该绝缘膜的上表面高度。
5.一种半导体器件的制造方法，包括如下步骤在半导体衬底的表面层中形成杂质扩散区；在该半导体衬底上形成绝缘膜；在该杂质扩散区上方的绝缘膜中形成孔；在该绝缘膜的上表面上和在该孔中形成用以制作塞的导电膜；通过抛光处理仅在该孔中保留所述用以制作塞的导电膜，并将该孔中的用以制作塞的导电膜制成电连接至该杂质扩散区的导电塞；在该绝缘膜和该导电塞的各自上表面上形成底层导电膜；抛光该底层导电膜的上表面，以将该上表面平坦化；在该底层导电膜上形成结晶导电膜；以及通过在该结晶导电膜上依次叠置下电极、电容器介电膜和上电极形成电容器，其中该电容器介电膜由铁电材料制成。
6.根据权利要求5所述的半导体器件的制造方法，其中，在将该底层导电膜的上表面平坦化之后，执行将该底层导电膜的上表面暴露至含氮等离子体中的步骤，或执行将该结晶导电膜的上表面暴露至含氮等离子体中的步骤。
7.根据权利要求6所述的半导体器件的制造方法，其中该含氮等离子体为N2O等离子体。
8.根据权利要求5所述的半导体器件的制造方法，其中形成该结晶导电膜的步骤包括如下步骤在该底层导电膜上形成钛膜，并在含氮气氛中加热该钛膜，以将该钛膜氮化。
9.根据权利要求8所述的半导体器件的制造方法，在形成该结晶导电膜之后还包括在该结晶导电膜上形成氧阻挡金属膜的步骤，其中在形成该电容器的步骤中该电容器形成于该氧阻挡金属膜上。
10.根据权利要求9所述的半导体器件的制造方法，在形成该电容器之后还包括在含氧气氛中对该电容器介电膜执行退火的步骤。
11.根据权利要求10所述的半导体器件的制造方法，还包括如下步骤回蚀刻该氧阻挡金属膜、结晶导电膜和底层导电膜中未被该电容器覆盖的部分，以在该电容器下方将这些膜保留为岛状。
12.根据权利要求11所述的半导体器件的制造方法，在形成该电容器之后，还包括在该电容器和该氧阻挡金属膜上形成电容器保护绝缘膜的步骤，并且在回蚀刻该氧阻挡金属膜的步骤中，还对该电容器保护绝缘膜执行回蚀刻，以仅在该电容器侧表面上保留该电容器保护绝缘膜。
13.根据权利要求12所述的半导体器件的制造方法，其中形成氧化铝膜作为该电容器保护绝缘膜。
14.根据权利要求11所述的半导体器件的制造方法，其中通过以下蚀刻处理的其中之一执行该回蚀刻，即，使用含CF4气体和O2气体的气体混合物进行的干蚀刻，和使用含H2O2、NH3OH和水的混合液作为蚀刻液进行的湿蚀刻。
15.根据权利要求9所述的半导体器件的制造方法，其中该氧阻挡金属膜为氮铝化钛膜、氮化钛膜、铱膜、氧化铱膜、铂膜、钌膜和SRO(SrRuO3)膜中的任何一种膜。
16.根据权利要求5所述的半导体器件的制造方法，其中形成钨膜、硅膜、氮化钛膜和铜膜中的任何一种膜作为该底层导电膜。
17.根据权利要求5所述的半导体器件的制造方法，其中形成氮化钛膜作为该结晶导电膜。
全文摘要
提供一种半导体器件及其制造方法，该半导体器件包括硅衬底；第绝缘膜，形成于硅衬底上；第一导电塞，形成于第一绝缘膜的第一接触孔内部；具有平坦表面的底层导电膜，形成于第一导电塞上及其周围；结晶导电膜，形成于底层导电膜上；以及电容器，通过在该结晶导电膜上依次叠置下电极、由铁电材料制成的介电膜和上电极而形成。
文档编号H01L21/8247GK1953184SQ200610009208
公开日2007年4月25日 申请日期2006年2月15日 优先权日2005年10月21日
发明者三浦寿良 申请人:富士通株式会社