专利名称：：半导体器件及其制造方法
技术领域：
：本发明涉及一种半导体器件及其制造方法，用以抑制漏电流，并使栅极绝缘膜变薄。
背景技术：
：可以在比例规则(scalingrule)的基础上使晶体管小型化，从而提高晶体管的集成程度和运行速度。栅极绝缘膜的减薄已经得到了发展，例如，在栅极长度为0.1μm或更小的晶体管中，可能必需要将栅极绝缘膜的厚度降低到2nm或2nm。通常，已经将多晶硅作为栅电极材料使用。原因在于，栅电极和位于其下的栅极绝缘膜之间的界面是稳定的，容易通过注入、扩散等技术将杂质引入到多晶硅中，因此，有可能通过选择杂质元素和浓度为每一个N沟道MOS场效应晶体管(下文简称为NMOSFET)和P沟道MOS场效应晶体管(下文简称PMOSFET)提供具有最佳逸出功的栅电极，以获得最佳阈值。但是，随着晶体管微型化的发展，栅电极的耗尽问题变得日益突出。由于多晶硅是一种半导体，因此栅电极的耗尽是一种难以制约的现象。为了处理这一问题，据广泛报导，可以在栅极绝缘膜上直接形成金属薄膜来替代多晶硅膜，由此抑制栅电极的耗尽，金属栅极的开发得到了关注。但是，就金属栅极由单一金属形成的情况而言，NMOSFET和PMOSFET的栅电极逸出功是一样的，因此，与常规的多晶硅栅极不同的是其难以控制NMOSFET和PMOSFET的栅电极逸出功，因此不可能获得适当的阈值。为了解决这一问题，提出了双金属栅极，其中，选择金属材料，使得NMOSFET的金属栅电极具有类似于N型多晶硅的逸出功，而PMOSFET的金属栅电极则具有类似于P型多晶硅的逸出功(例如，参见ChangSeoPark，ByungJinCho，Dim-LeeKwong，″ThermallyStableFullySilicidedHf-SilicideMetal-GateElectrode″，IEEEELECTRONDEVICELETTERS，Vol.25，No.6，June2004)。要想获得适合NMOSFET的阈值，适合采用具有4.0eV左右的逸出功的金属材料。尽管铪(Hf)、锆(Zr)等具有适于NMOSFET的逸出功，但是其反应能力强，因此将导致下层的栅极绝缘膜的还原(例如，参见Y.Akasakaetal.“MaterialSelectionfortheMetalGate/High-KTransistors，”Ext.Abst.SSDM2004，p.196)。此外，在这种情况下，栅极绝缘膜和栅电极之间的反应如此之高，使得栅极绝缘膜将变薄，这可能增大漏电流。在将铪(Hf)用于栅电极和将氧化硅(SiO2)用于栅极绝缘膜时计算了泄漏特性。将参照图9对结果予以说明，图9为栅极电压和漏电流之间的关系图。如图9所示，发现栅极电压的升高增大了漏电流。这表明与氧化硅之间具有高反应能力的铪(Hf)破坏了由氧化硅(SiO2)形成的栅极绝缘膜，由此增大了漏电流。
发明内容因此，存在这样的问题，即尽管逸出功位于4.0eV附近的金属材料(包括铪(Hf)、锆(Zr)等)有利于获得适合NMOSFET的阈值，但是此类金属(Hf、Zr等)具有很高的反应活性，从而导致了位于下层的栅极绝缘膜的还原，因此，降低了栅极绝缘膜的有效厚度，由此增大了漏电流。因此，需要提供一种逸出功适用于MOSFET的材料，以抑制漏电流的增大，由此使栅电极绝缘膜做薄成为可能。根据本发明的一个实施例，提供了一种包含场效应晶体管的半导体器件，所述场效应晶体管具有位于半导体衬底的上侧的栅电极，在所述半导体衬底和栅电极之间具有栅极绝缘膜。在该半导体器件中，至少栅电极的栅极绝缘膜一侧可以包括含有铪和硅的膜。在所述含有铪和硅的膜中，以铪和硅的总量为基础，硅的组分比优选位于20％到70％的范围内。在根据本发明的一个实施例的半导体器件中，至少栅电极的栅极绝缘膜一侧包括含有铪和硅的膜，因此，至少位于栅电极和栅极绝缘膜之间的界面由铪和硅的化合物构成。因此，即使在将氧化硅膜或以氧化硅作为主要成分的膜用于栅极绝缘膜时，仍然可以抑制铪与栅极绝缘膜发生还原反应。此外，可以使栅电极的逸出功更加接近常规多晶硅栅电极的逸出功。根据本发明的另一实施例，提供了一种制造半导体器件的方法，其包括在半导体衬底的上侧形成栅电极的步骤，在半导体衬底和栅电极之间具有栅极绝缘膜。在制造半导体器件的方法中，形成栅电极的步骤可以包括由含有铪和硅的膜形成所述栅电极的至少在栅极绝缘膜的一侧的步骤。在根据本发明的另一实施例制造半导体器件的方法中，在形成栅电极的步骤中，至少所述栅电极的栅极绝缘膜一侧是由含有铪和硅的膜形成的，因此至少在栅电极和栅极绝缘膜之间的界面处形成铪和硅的化合物。因此，即使在将氧化硅膜或以氧化硅作为主要成分的膜用于栅极绝缘膜时，仍然可以抑制铪造与栅极绝缘膜发生还原反应。此外，可以使所形成的栅电极具有接近常规多晶硅栅电极的逸出功。在根据本发明的实施例的半导体器件中，至少在栅电极和栅极绝缘膜的界面处形成含有铪和硅的化合物，从而可以降低栅电极与位于其下的栅极绝缘膜之间的反应活性。因此，可能抑制栅极泄漏，并实现更薄的栅极绝缘膜。此外，由于可以将栅电极的逸出功设置成接近常规多晶硅栅电极的逸出功，因此可以获得适于MOSFET的Vth，从而有希望获得更高的MOSFET性能。在根据本发明的另一实施例的半导体器件的制造方法中，至少在栅极和栅极绝缘膜的界面处形成含有铪和硅的化合物，从而降低栅电极和位于其下的栅极绝缘膜之间的反应活性。因此，可能抑制栅极泄漏，并实现更薄的栅极绝缘膜。此外，由于所形成的栅电极的逸出功接近常规多晶硅栅电极的逸出功，因此可以制造出具有适于MOSFET的Vth值的MOSFET。图1是说明根据本发明的半导体器件的实施例的第一实例的示意性横截面构造图；图2示出了采用多晶硅制作栅电极的情况下栅极绝缘膜的氧化膜基膜厚度与采用含有铪和硅的膜制作栅电极的情况下栅极绝缘膜的氧化膜基膜厚度之间的差值ΔEOT与含有铪和硅的膜中硅的组分比Si/(Si+Hf)之间的关系；图3是说明NMOSFET的阈值Vth与含有铪和硅的膜的组分比Si/(Si+Hf)之间的关系的图示；图4是说明根据本发明的半导体器件的实施例的第二实例的示意性横截面构造图；图5A到图5C是说明根据本发明制造半导体器件的方法的实施例的第一实例制造步骤截面图；图6A到图6D是说明根据本发明制造半导体器件的方法的实施例的第二实例制造步骤截面图；图7是说明HfSix膜的硅组分比和在溅射HfSix膜的过程中施加在硅靶上的能量与分别施加在硅靶和铪靶上的能量之和的比值之间的关系的图示；图8是说明NMOSFET的阈值Vth和含有铪和硅的膜中硅的组分比Si/(Si+Hf)之间的关系的图示，其中以氮气的组分比作为一个参数；以及图9是说明采用常规的铪栅电极时NMOSFET中的栅极电压和漏电流之间的关系的图示。具体实施例方式根据本发明的半导体器件例如是在栅极绝缘膜上具有栅电极的NMOSFET，其中，至少栅电极的绝缘膜一侧是由含有硅(Si)和(Hf)的膜构成的，基于铪和硅的总量的组分比Si/(Hf+Si)在20％到70％的范围内。现在，将参照图1所示的示意性横截面构造图对根据本发明的半导体器件的实施例的第一实例予以说明。在图1中，将以NMOSFET为例进行说明。如图1所示，在半导体衬底11中形成器件隔离区域12，由此分隔器件形成区域13。例如，采用硅衬底作为半导体衬底11，器件隔离区域12具有STI(浅沟槽隔离)结构。顺便提及，器件隔离区域12的结构不受具体限制，还可以采用LOCOS(硅的局部氧化)结构，改进的LOCOS结构等。在半导体衬底11的器件形成区域13的上侧形成栅电极15，在其间形成栅极绝缘膜14。例如，栅极绝缘膜14由氧化硅膜构成。栅电极15由含有铪和硅的膜构成。因此，至少栅电极15的栅极绝缘膜14一侧是由含有铪和硅的膜构成的。此外，在半导体衬底11中栅电极15的两侧形成源极/漏极区域16和17。下面将对含有铪和硅的膜(HfSix膜)予以说明。首先，将参照图2进行说明，通过向铪中添加硅，抑制了栅电极与位于其下的由氧化硅构成的栅极绝缘膜的反应，由此能够抑制栅极绝缘膜有效厚度的减小。在图2中，采用纵坐标以ΔEOT表示采用多晶硅制作栅电极的情况下栅极绝缘膜的氧化膜基膜(oxidefilmbasisfilm)厚度与采用含有铪和硅的膜(HfSix)制作栅电极的情况下栅极绝缘膜的氧化膜基膜厚度之间的差值(EOT为有效氧化物厚度的缩写)，采用横轴表示含有铪和硅的膜中硅的组分比Si/(Si+Hf)。顺便提及，在该图中，当组分比Si/(Hf+Si)为0时，表示仅含有铪的栅电极的值。从图2中可以看到，随着硅组分比[Si/(Hf+Si)]的增大，ΔEOT降低。例如，在需要大约2nm厚度的栅极绝缘膜的0.1μm代(0.1μmgeneration)的NMOSFET中，可能必须抑制栅极绝缘膜厚度的降低，从而将ΔEOT控制到最多大约1nm或1nm以下，或在将溅射考虑在内的情况下控制到1.1nm或1.1nm以下。因此，硅的组分比必须不小于0.2(20％)。此外，ΔEOT越小越有利；就需要大约2nm厚度的栅极绝缘膜的0.1μm代NMOSFET而言，ΔEOT优选不超过栅极绝缘膜厚度的1/3，例如不超过0.7nm。为了获得这样的ΔEOT值，硅组分比必须不小于0.3(30％)。因此，可以看到，要想抑制栅极绝缘膜厚度的减小，HfSix膜中的硅(Si)比例必须至少为20％，优选不小于30％。下面，将参照图3说明向铪中添加硅增大了NMOSFET的阈值Vth。在图3中，以纵轴表示NMOSFET的阈值Vth，以横轴表示含有铪和硅的膜中硅的组分[Si/(Hf+Si)]。从图3可以看出，最高为0.3V左右的NMOSFET阈值Vth是适用的。在硅组分比[Si/(Hf+Si)]低的情况下，可以获得适用的NMOSFET阈值，但是Vth随着所述膜中的Si的比例的增大而增大；因此，适用于NMOSFET的最大Si组分比大约为70％。如以上参照图2和图3所述，用作栅电极15的含有铪和硅的膜(HfSix膜)中硅组分比[Si/(Hf+Si)]必须处在20％到70％的范围内，优选处于30％到70％的范围内。此外，上述半导体器件1不仅适用于以上具有平面结构栅电极的半导体器件，还适用于具有掩埋型栅极结构(例如金属镶嵌栅极结构)的栅电极的半导体器件。在上述半导体器件1中，栅电极15由含有铪和硅的膜构成，从而至少栅电极15的栅极绝缘膜14一侧由含有铪和硅的膜构成。因此，即使在由氧化硅膜或以氧化硅作为主要成分的膜构成栅极绝缘膜14时，仍然可以抑制由铪造成的栅极绝缘膜14的还原。此外，可能将栅电极15的逸出功设置成接近常规多晶硅栅电极的逸出功的值。具体而言，通过将用于栅电极15的含有铪和硅的膜(HfSix膜)中的硅组分比控制在20％到70％的范围内，可以获得适于NMOSFET的Vth，并且可以抑制位于下层的栅极绝缘膜14易于还原的属性。现在，将参照图4所述的示意性横截面构造图对根据本发明的半导体器件实施例的第二实例予以说明。如图4所示，在半导体衬底11中形成器件隔离区域12，由此分隔器件形成区域13。例如，采用硅衬底作为半导体衬底11，器件隔离区域12具有STI(浅沟槽隔离)结构。器件隔离区域12的结构不受具体限制，还可以采用LOCOS(硅的局部氧化)结构，改进的LOCOS结构等。在半导体衬底11的器件形成区域13的上侧形成栅电极15，在其间形成栅极绝缘膜14。例如，栅极绝缘膜14由氧化硅膜构成。栅电极15至少在栅极绝缘膜14一侧是由含有铪和硅的膜18构成的。下面将对含有铪和硅的膜18予以详细说明。在含有含和硅的膜18上形成上部电极膜19。例如，可以由多晶硅膜、至少一个金属膜或金属化合物膜、多晶硅膜和金属膜的复合膜或多晶硅膜和金属化合物膜的复合膜构成上部电极膜19。可用的金属膜的例子包括钨膜和钽膜。可用的金属化合物膜的例子包括氮化钽膜、氮化钛膜、氮化钨膜和氮化铪膜。下面将对含有铪和硅的膜(HfSix膜)予以说明。首先，可以通过向铪中添加硅来抑制栅电极与位于下层的由氧化硅构成的栅极绝缘膜发生反应，以抑制栅极绝缘膜的有效厚度的降低的事实与参照图2所描述的相同。因此，可以看到，要想抑制栅极绝缘膜厚度的减小，HfSix膜中的硅(Si)比例必须至少为20％，优选不小于30％。其次，通过向铪添加硅增大NMOSFET的阈值的事实与以上参照图3所描述的相同。因此，在具有低硅组分比[Si/(Hf+Si)]的情况下，可以获得适用于NMOSFET的Vth。另一方面，Vth随着膜中Si的比例的增大而增大，如果NMOSFET的阈值Vth能够具有高达约0.3V的值，那么适用于NMOSFET的最大Si组分比的值将变成70％。如以上参照图2和图3所述，用作栅电极15的含有铪和硅的膜(HfSix膜)中硅组分比[Si/(Hf+Si)]必须处在20％到70％的范围内，优选处于30％到70％的范围内。上面已经对半导体器件2中具有平面结构的栅电极进行了说明，所述栅电极也适用于掩埋型栅极结构(例如金属镶嵌栅极结构)。在上述半导体器件2中，至少栅电极15的栅极绝缘膜14一侧由含有铪和硅的膜构成，因此，至少栅电极15和栅极绝缘膜14之间的界面由铪和硅的化合物构成。因此，即使在由氧化硅膜或以氧化硅为主要成分的膜构成栅极绝缘膜14时，仍然可以抑制由铪造成的栅极绝缘膜14的还原。此外，可以将位于栅极绝缘膜14一侧的栅电极15的逸出功设置成接近常规多晶硅栅电极的逸出功。此外，栅电极15的构造具有由含有铪和硅的膜18和上部电极膜19构成的分层结构，从而使含有铪和硅的膜18变薄成为了可能。这使得减少可能与下层栅极绝缘膜14发生反应的铪的量成为了可能，因此可以制约由于将含有铪和硅的膜18用于栅电极15而造成栅极绝缘膜14的厚度减小。下面，将参照图5A到图5C所示的截面制造步骤图对根据本发明的半导体器件的制造方法的实施例的第一实例进行说明。这一制造方法是制造参照图1予以说明的上述半导体器件1的方法。如图5A所示，在半导体衬底11中形成器件隔离区域12，由此分隔器件形成区域13。例如，采用硅衬底作为半导体衬底11，器件隔离区域12具有STI(浅沟槽隔离)结构。顺便提及，器件隔离区域12的结构不受具体限制，还可以采用LOCOS(硅的局部氧化)结构，改进的LOCOS结构等。在半导体衬底11上形成栅极绝缘膜14。例如，栅极绝缘膜14由氧化硅膜构成。接着，如图5B所示，在栅极绝缘膜14上形成栅电极形成膜21。例如，栅电极形成膜21可以由含有铪和硅的膜(HfSix膜)构成，且可以通过例如溅射形成栅电极形成膜21。在这样的条件下形成的HfSix膜，使硅与铪和硅的总量的组分比[Si/(Hf+Si)]处于20％到70％的范围内。将硅组分比设置在20％到70％的范围内的过程与以上参照图2和图3的描述相同。下面将对形成含有铪和硅的膜(HfSix膜)的条件实例予以说明。将铪和硅用作溅射靶。将工艺气氛的压力设置在13.3mPa到13.3Pa的范围内，并将Ar用作工艺气体。将衬底温度设置为室温到150℃的范围内。形成HfSix的溅射条件不一定限于所提及的范围。例如，可以采用硅组分比在20到70％范围内的HfSix作为靶材。此外，膜形成方法不一定限于溅射；例如，可以采用CVD形成该膜。之后，如图5C所示，例如以普通抗蚀剂涂覆、光刻技术和蚀刻技术对栅电极形成膜21进行蚀刻，以栅极绝缘膜14上形成由栅电极形成膜21构成的栅电极15。此外，通过形成MOS晶体管的源极/漏极区域的普通技术，在位于栅电极15的两侧的半导体衬底11内形成源极/漏极区域16和17。例如，尽管在图中没有示出，但是源极/漏极区域16和17可以具有LDD(轻度掺杂漏极)结构。采用这种方式可以获得半导体器件1。此外，上述制造半导体器件1的方法不仅适用于具有平面结构栅电极的半导体器件，还适用于具有掩埋型栅极结构(例如金属镶嵌栅极结构)的栅电极的半导体器件。在上述制造半导体器件1的方法中，栅电极15由含有铪和硅的膜(HfSix膜)构成，使得至少栅电极15的栅极绝缘膜14一侧由含有铪和硅的膜构成。因此，即使在由氧化硅膜或以氧化硅作为主要成分的膜构成栅极绝缘膜14时，仍然可以抑制由铪造成的栅极绝缘膜14的还原。此外，可以将栅电极15的逸出功设置成接近常规多晶Si栅电极的逸出功的值。具体而言，通过将用于栅电极15的含有铪和硅的膜(HfSix膜)中的硅组分比设置在20％到70％的范围内，可以获得适于NMOSFET的Vth，并且可以抑制位于下层的栅极绝缘膜14的还原。现在将参照图6A到图6D所示的截面制造步骤图对根据本发明的半导体器件的制造方法的实施例的第二实例进行说明。这一制造方法是制造以上参照图4予以说明的半导体器件2的方法。如图6A所示，在半导体衬底11中形成器件隔离区域12，由此分隔器件形成区域13。例如，采用硅衬底作为半导体衬底11，器件隔离区域12具有STI(浅沟槽隔离)结构。器件隔离区域12的结构不受具体限制，还可以采用LOCOS(硅的局部氧化)结构，改进的LOCOS结构等。在半导体衬底11上形成栅极绝缘膜14。例如，栅极绝缘膜14由氧化硅膜构成。接着，参照图6B，在栅极绝缘膜14上形成例如由含有铪和硅的膜(HfSix膜)18构成的栅电极形成膜21的下层部分。例如，可以通过溅射形成含有铪和硅的膜(HfSix膜)18。在这样的条件下形成HfSix膜，使得硅与铪和硅的总量的组分比[Si/(Hf+Si)]将处于20％到70％的范围内。将硅组分比设置在20％到70％的范围内的过程与参照图2和图3的描述相同。下面将对形成含有铪和硅的膜(HfSi膜)18的条件实例予以说明。将铪和硅用作溅射靶。将工艺气氛的压力设置在13.3mPa到13.3Pa的范围内，并将Ar用作工艺气体。将衬底温度设置为室温到150℃的范围内。顺便提及，形成HfSix膜的溅射条件不一定限于所提及的条件，例如，可以采用硅组分比在20％到70％范围内的HfSix作为靶材。此外，膜形成方法不一定限于溅射；例如，可以采用CVD形成该膜。接着，如图6C所示，在含有铪和硅的膜(HfSix膜)18上形成上部电极膜19，以获得栅电极形成膜21。例如，上部电极膜19可以由多晶硅膜、至少一个金属膜或金属化合物膜、多晶硅膜和金属膜的复合膜或多晶硅膜和金属化合物膜的复合膜构成。可用的金属膜的例子包括钨膜和钽膜。可用的金属化合物膜的例子包括氮化钽膜、氮化钛膜、氮化钨膜和氮化铪膜。下面将对形成上部电极膜19的条件实例予以说明。例如，可以由CVD形成该膜。该膜的形成条件的实例包括以四氯化钛(TiCl4)和氨气(NH3)作为工艺气体、工艺气氛压力处于13.3Pa到1.33kPa的范围内，并且衬底温度处于400到700℃的范围内。顺便提及，上部电极膜19的形成方法不一定限于上述方法，可以由溅射法形成该膜。之后，如图6D所示，例如以普通抗蚀剂涂覆、光刻技术和蚀刻技术对栅电极形成膜21进行蚀刻，以在栅极绝缘膜14上形成由栅电极形成膜21构成的栅电极15。此外，通过形成MOS晶体管的源极/漏极区域的普通技术，在位于栅电极15的两侧的半导体衬底11内形成源极/漏极区域16和17。尽管在图中没有示出，但是源极/漏极区域16和17可以具有例如LDD(轻掺杂漏极)结构。采用这种方式可以获得半导体器件2。此外，上述制造半导体器件2的方法不仅适用于具有平面结构栅电极的半导体器件，还适用于具有掩埋型栅极结构(例如金属镶嵌栅极结构)的栅电极的半导体器件。在上述制造半导体器件2的方法中，至少栅电极15的栅极绝缘膜14一侧是由含有铪和硅的膜18构成的，因此，即使在栅极绝缘膜14由氧化硅膜或以氧化硅作为主要成分的膜构成的情况下，也能抑制由铪造成的栅极绝缘膜14的还原。此外，可以将位于栅极绝缘膜14一侧的栅电极15的逸出功设置成接近常规多晶硅栅电极的逸出功。具体而言，通过将用于栅电极15的含有铪和硅的膜(HfSix膜)18中的硅组分比[Si/(Hf+Si)]设置在20％到70％的范围内，获得适于NMOSFET的Vth，并且可以抑制位于下层的栅极绝缘膜14易于还原的特性。此外，在上述制造半导体器件2的方法中，栅电极15具有由含有铪和硅的膜18和上部电极膜19构成的分层结构，因此，可以使所形成的含有铪和硅的膜(HfSix膜)更薄。因此，有可能减小含有铪和硅的膜18的厚度。这使得减少与下层栅极绝缘膜14发生反应的铪的量成为了可能，因此可以进一步抑制由于将含有铪和硅的膜18用于栅电极15而引起的栅极绝缘膜14的厚度减小。在上述制造半导体器件的方法中，通过溅射形成的HfSiix膜中的硅组分比[Si/(Hf+Si)]取决于溅射设备分别施加在铪靶材和硅靶材上的功率之间的比率。将参照图7对这一点予以说明。在图7中，以左侧纵坐标表示HfSix膜中的硅组分比[Si/(Hf+Si)]，以横坐标表示在形成HfSiix膜的过程中施加在硅靶材上的功率与施加在硅靶材和铪靶材上的功率之和的比值[Si/(Hf+Si)功率比1。此外，以右侧纵坐标表示与HfSix膜中硅组分比相关的电阻率(Ω·cm)。可以从图7中看到，HfSix膜中硅组分比[Si/(Hf+Si)]与溅射设备中施加到硅靶材上的功率与施加到硅靶材和铪靶材上的功率之和的比值[Si/(Hf+Si)]成正比。因此，可以通过控制溅射功率控制硅组分比。顺便提及，电阻率基本为常数，独立于HfSix膜中的硅组分比。还发现，在上述半导体器件和制造半导体器件的方法当中，当采用铪硅氮化物(HfSiN)膜作为含有铪和硅的膜时，所获得的Vth与采用HfSix膜的情况类似。将参照图8对这一点予以说明。图8是将HfSiN膜阈值电压数据添加到图3所示的显示NMOSFET阈值Vth与含有铪和硅的膜中硅组分比Si/(Hf+Si)之间的关系的图示中所得到的图示。例如，如图8所示，当HfSiN膜中的硅组分比为20％时，氮(N)的组分比为42.4％，阈值电压为0.157V。此外，当硅组分比为26％时，氮(N)组分比为26.3％，阈值电压为0.104V。这样，即使就含有铪、硅和氮的膜，即铪硅氮化物(HfSiN)膜而言，仍然获得了与采用HfSix膜情况类似的Vth。因此，在将至少含有铪和硅的膜设置成硅组分比[Si/(Hf+Si)]处于20％到70％的范围内时，该膜可以含有除铪以外的其他元素。此外，如上所述，当在含有铪和硅的膜中还含有氮时增大了耐热性，因此，还提高了由该膜构成的栅电极的耐热性。能够包含在含有铪和硅的膜中的元素实例除了氮以外还有碳(C)、钽(Ta)、钛(Ti)、钨(W)、锆(Zr)和钼(Mo)。在这些元素中，钽(Ta)和锆(Zr)具有和铪相当的逸出功(大约4.0eV)。此外，钛(Ti)、钨(W)和钼(Mo)的逸出功大于铪的逸出功，且逸出功处于带隙中央的附近(大约4.6eV)。在将这些金属中的任何一种添加到含有铪和硅的膜中时，该膜的逸出功可以朝向所添加的金属的逸出功偏移，因此可以采用添加这些金属的方式控制栅电极的逸出功。根据本发明的半导体器件和制造半导体器件的方法，可以获得适于NMOSFET的Vth。此外，有可能抑制由含有铪和硅的膜构成的栅电极和位于其下的栅极绝缘膜之间的反应活性，因此，有可能抑制栅极泄漏，并实现更薄的栅极绝缘膜。此外，含有铪和硅的膜的厚度的减小使得在含有铪和硅的膜中减少与下层栅极绝缘膜发生反应的铪的量成为可能，由此可以进一步抑制栅极绝缘膜厚度的减小。本领域技术人员应当理解，在权利要求书及等同要件规定的范围内，可以根据设计要求和其他因素进行各种修改、组合、子组合和改造。本发明含有与在日本专利局于2005年3月7日提交的日本专利申请JP2005-061999相关的主题，在此将其全文引入以供参考。权利要求1.一种包括场效应晶体管的半导体器件，所述场效应晶体管具有位于半导体衬底上侧的栅电极，在所述半导体衬底和所述栅电极之间具有栅极绝缘膜，其中所述栅电极至少在其栅极绝缘膜一侧包括含有铪和硅的膜。2.如权利要求1所述的半导体器件，其中所述含有铪和硅的膜具有20％到70％的、以铪和硅的总量为基础的硅组分比。3.如权利要求1所述的半导体器件，其中所述栅电极包括含有铪和硅的金属膜，以及在所述金属膜上形成的导电膜。4.如权利要求1所述的半导体器件，其中所述含有铪和硅的膜包括含有铪、硅和氮的金属化合物。5.一种制造半导体器件的方法，其包括在半导体衬底的上侧形成栅电极的步骤，在所述半导体衬底和所述栅电极之间具有栅极绝缘膜，其中形成所述栅电极的所述步骤包括用含有铪和硅的膜至少形成所述栅电极的栅极绝缘膜一侧。全文摘要一种半导体器件，其包括在半导体衬底的上侧具有栅电极的场效应晶体管，在所述半导体衬底和所述栅电极之间具有栅极绝缘膜，其中，至少所述栅电极的栅极绝缘膜一侧包括含有铪和硅的膜。文档编号H01L21/336GK1832199SQ20061005149公开日2006年9月13日申请日期2006年2月28日优先权日2005年3月7日发明者山口晋平,田井香织,平野智之申请人:索尼株式会社