专利名称：半导体器件及其制造方法
技术领域：
本发明涉及到半导体器件及其制造方法，更确切地说是涉及到采用硅锗的半导体器件及其制造方法。
背景技术：
由于为达到金属氧化物半导体(MOS)器件的更高速度的工作而对应变硅器件的关注，已经实现了半导体器件的小型化。在形成于硅上的互补MOS场效应晶体管(CMOSFET)中，由于载流子(亦即空穴)在p沟道MOSFET(pMOS)的沟道区中的迁移率低于载流子(亦即电子)在n沟道MOSFET(nMOS)的沟道区中的迁移率，故希望得到工作于较高速度的pMOS。在pMOS中，已知借助于将压应力施加到沟道区来提高载流子(亦即空穴)迁移率。
已知一种提高载流子(亦即空穴)迁移率的方法，此方法利用诸如锗或硅锗(SiGe)之类的原子半径大于硅的半导体作为硅pMOS器件的源/漏和/或源/漏扩展区，借助于将压应力施加到沟道区，来提高载流子(亦即空穴)迁移率(见例如Jpn.Pat.Appln.KOKAI PublicationNo.8-186257)。
此外，P.R.Childambaram等人在2004 Symposium on VLSITechnology Digest of Technical Papers，pp.48-49中公开了一种在漏扩展区和/或漏上有效地形成硅锗层的方法。根据此方法，浅沟槽被形成在其上用外延生长方法选择性地形成了硅锗层的硅衬底中，然后在其中形成漏扩展区和/或漏。而且，硅化物层(例如硅化镍层(NiSi))被形成在硅锗层的漏上。
然而，若锗被包含在其上形成硅化物层的源/漏中，则在源/漏上形成硅化物的过程中，出现诸如硅化物金属(例如镍)聚集和/或硅化物膜剥离之类的淀积失败问题。
为了解决此问题，曾经试图借助于在由硅锗组成的源/漏上外延生长一个硅膜，然后在其上形成硅化物层，来防止淀积失败。然而，若部分硅膜不够厚，则有可能由于硅化物层与硅锗层相接触而引起硅化物金属(例如镍)的分凝。
发明内容
利用根据下述本发明的半导体器件及其制造方法，这些问题将得到解决。
根据本发明的一种情况，提供了一种半导体器件，此半导体器件包含栅电极，此栅电极经由绝缘体形成在半导体衬底的第一导电类型区域内；第一侧壁，此第一侧壁形成在栅电极的侧面上；第二侧壁，此第二侧壁形成在第一侧壁的侧面上；半导体层，此半导体层形成在第二侧壁下方，包括第二导电类型的第一杂质层，且包含锗；第二杂质层，此第二杂质层形成在第二侧壁外面的区域内，且包含浓度高于第一杂质层的第二导电类型的杂质；以及硅化物层，此硅化物层形成在第二杂质层上。
根据本发明的另一情况，提供了一种半导体器件，此半导体器件包含第一和第二半导体元件，其中，第一半导体元件包含第一栅电极，此第一栅电极经由绝缘体形成在半导体衬底的第一导电类型区域内；第一侧壁，此第一侧壁形成在第一栅电极的侧面上；第二侧壁，此第二侧壁形成在第一侧壁的侧面上；半导体层，此半导体层形成在第二侧壁下方，包括第二导电类型的第一杂质层，且包含锗；第二杂质层，此第二杂质层形成在第二侧壁外面的区域内，且包含浓度高于第一杂质层的第二导电类型的杂质；以及第一硅化物层，此第一硅化物层形成在第二杂质层上，而第二半导体元件包含第二栅电极，此第二栅电极经由绝缘体形成在半导体衬底的第二导电类型区域内；第三侧壁，此第三侧壁形成在第二栅电极的侧面上；第四侧壁，此第四侧壁形成在第三侧壁的侧面上；第一导电类型的第三杂质层，此第三杂质层形成在第四侧壁下方的半导体衬底中；第四杂质层，此第四杂质层形成在第四侧壁外面的区域内，且包含浓度高于第三杂质层的第一导电类型的杂质；以及第二硅化物层，此第二硅化物层形成在第四杂质层上。
根据本发明的另一情况，提供了一种制造半导体器件的方法，此方法包含经由绝缘体在半导体衬底的第一导电类型区域内，形成栅电极；在栅电极的侧面上，形成第一侧壁；在第一侧壁外面的区域内，形成第一沟槽；在沟槽中，形成包含锗的半导体层；将第二导电类型的杂质掺杂到半导体层，以便形成第一杂质层；在半导体层上的第一侧壁的侧面上，形成第二侧壁；从第二侧壁外面的区域清除半导体层，以便形成第二沟槽；将浓度高于第一杂质层的第二导电类型的杂质掺杂到第二侧壁外面的区域，以便形成第二杂质层；以及在第二杂质层上形成硅化物层。
根据本发明的另一情况，提供了一种制造半导体器件的方法，此方法包含经由绝缘体在半导体衬底的第一导电类型区域内，形成第一栅电极，并经由绝缘体在半导体衬底的第二导电类型区域内，形成第二栅电极；在第一栅电极的侧面上，形成第一侧壁，并在第二栅电极的侧面上，形成第二侧壁；在第一侧壁外面的区域内的半导体衬底中，形成第一沟槽；在第一沟槽中，形成包含锗的半导体层；将第二导电类型的杂质掺杂到半导体层，以便形成第一杂质层，并将第一导电类型的杂质掺杂到半导体衬底在第二侧壁外面的区域，以便形成第二杂质层；在半导体层上的第一侧壁的侧面上，形成第三侧壁，并在第二侧壁的侧面上，形成第四侧壁；从第三侧壁外面的区域清除半导体层，以便形成第二沟槽；将浓度高于第一杂质层的第二导电类型的杂质掺杂到第三侧壁外面的区域，以便形成第三杂质层，并将浓度高于第二杂质层的第一导电类型的杂质掺杂到第四侧壁外面的区域，以便形成第四杂质层；以及在第三杂质层上形成第一硅化物层，以便形成第一半导体元件，并在第四杂质层上形成第二硅化物层，以便形成第二半导体元件。
图1是剖面图，示出了根据本发明第一实施方案的半导体器件的一个例子；图2A、2B、2C、2D、2E、2F、2G、2H是工艺剖面图，示出了根据本发明第一实施方案的pMOS半导体器件制造工艺的一个例子；图3是剖面图，示出了根据本发明第一实施方案的半导体器件的一个修正例子；图4是剖面图，示出了根据本发明第一实施方案的半导体器件的另一个修正例子；图5是剖面图，示出了根据本发明第二实施方案的半导体器件的一个例子；图6A、6B、6C是工艺剖面图，示出了根据本发明第二实施方案的pMOS半导体器件制造工艺的一个例子；图7是剖面图，示出了根据本发明第三实施方案的半导体器件的一个例子；图8是剖面图，示出了根据本发明第四实施方案的半导体器件的一个例子；而图9A和9B示出了应力模拟的结果，显示了本发明的效果。
具体实施例方式
下面参照附图来描述本发明的各个实施方案。在所有附图中，用相应的参考号来表示各个相应的部分。下列各个实施方案被描述作为例子，因此，本发明能够以各种形式被修正和实现而不偏离本发明的构思。
(第一实施方案)本发明第一实施方案的目的是一种半导体器件及其制造方法，其中，硅锗被用于CMOS的pMOS源/漏扩展区，且源/漏和源/漏扩展区被设定在高于沟道区的层面中，以便形成抬高的结构。硅锗用于pMOS的源/漏扩展区，使得能够借助于将压应力施加到沟道区而提高载流子(亦即空穴)在pMOS沟道中的迁移率。而且，源/漏和源/漏扩展区的抬高了的结构使其有效结深度浅。结果，pMOS的工作速度就能够被设定得更高。
图1示出了根据本实施方案的半导体器件的剖面结构例子。本实施方案是一种包含pMOS100和nMOS200的CMOS半导体器件。pMOS100和nMOS200都具有抬高了的源/漏结构，其中，源/漏42和242的表面处于比半导体衬底10例如硅衬底10的原来表面更高的层面。在pMOS100中，硅锗32被用于源/漏扩展区34。
硅锗32仅仅被用于pMOS100的源/漏扩展区34，但不被用于源/漏42。亦即，在形成源/漏42的pMOS区域中，硅锗32被从中清除，然后在此处形成抬高了的结构的硅40。因此，当硅化物44被形成在源/漏42上时，就能够防止诸如硅化物金属(例如镍)聚集和/或硅化物膜44剥离之类的淀积失败。
在nMOS200中，源/漏扩展区234被形成在硅衬底10中。但如在pMOS100的情况下那样，源/漏242被形成在抬高了的结构的硅240中。
而且，以上述结构，亦即pMOS的源/漏扩展区34以及pMOS和nMOS的源/漏42和242位于抬高了的结构中，与平坦结构相比，能够有效地使其结深度更浅，从而提高抑制短沟道效应的效率。
下面利用图2A-2H的工艺剖面图来描述本实施方案的半导体器件制造工艺。这些附图仅仅示出了作为本发明主要目的的pMOS。但仅仅进行部分改变就同样能够制造nMOS。对应于nMOS的参考号被提供在( )中，下面参照图1。
(1)首先，在半导体衬底10例如硅衬底10中形成隔离16，然后，栅电极24(224)的多个膜被形成在整个表面上。
阱14(214)被形成在硅衬底10中(见图1)。在pMOS区14中，用n型杂质对阱进行掺杂，而在nMOS区214中，用p型杂质对阱进行掺杂。在下面的工艺剖面图中，省略了阱14。
参照图2A，隔离16被形成。隔离16可以是所谓的浅沟槽隔离(STI)，其中，浅沟槽被形成在硅衬底10中，并用绝缘体例如由化学气相淀积(CVD)形成的氧化硅(SiO2)填充此沟槽。然后，栅绝缘体22(222)被形成在整个表面上。例如二氧化硅膜或氮氧化硅膜(SiON)膜可以被用于此栅绝缘体。成为栅电极24(224)的导电膜24m，例如掺有高浓度磷或硼的多晶硅膜24m，被淀积在栅绝缘体22(222)上。第一绝缘体26被淀积在多晶硅膜24m上。例如用CVD方法形成的二氧化硅膜可以被用于第一绝缘体26。当栅电极24(224)在下一步骤中被加工时，第一绝缘体26被用作硬掩模。
(2)接着，如图2B所示，对栅电极24(224)进行加工。
用光刻和腐蚀方法，栅电极24(224)的图形被形成在第一绝缘体26上。利用第一绝缘体26作为掩模，对栅电极的导电膜24m进行腐蚀，以便形成栅电极24(224)。
(3)接着，如图2C所示，第一栅侧壁28(228)被形成在栅电极24(224)的侧面上。而且，pMOS区的硅衬底表面被腐蚀，以便形成浅的第一沟槽30，用来形成源/漏扩展区34。
在此情况下，硅衬底10被热氧化，以便在整个暴露的表面上形成薄的氧化物膜(未示出)。然后，成为第一栅侧壁28(228)的第二绝缘体28m被形成在整个表面上。例如厚度为10nm的氮化硅(SiN)膜可以被用于第二绝缘体。用各向异性腐蚀方法，将硅衬底10和栅电极24(224)顶部表面上的第二绝缘体28m清除，以便第二绝缘体28m仅仅留在栅电极24(224)的侧面上。换言之，第一栅侧壁28(228)被形成。
而且，仅仅在pMOS区中，用栅电极24和第一栅侧壁28作为掩模，衬底10被腐蚀，以便形成第一沟槽30，用来形成硅锗亦即源/漏扩展区34。
(4)接着，如图2D所示，硅锗层32仅仅被形成在pMOS区中，然后，源/漏扩展区34(234)被形成在pMOS和nMOS中。
在此情况下，仅仅在先前步骤(3)中形成的pMOS区中的第一沟槽30上，用例如选择性外延生长方法，硅锗层32被选择性地形成。可以在作为载气的氢(H2)中，借助于添加大约0.4-0.5％的氯化氢(HCl)，并利用二氯硅烷(SiH2Cl2)和单锗烷(GeH4)作为原材料，在例如650-750℃的温度下，来进行此硅锗的选择性外延生长。锗烷相对于二氯硅烷的气体流量比可以被设定为例如2-5％。借助于改变此流量比，硅锗层中的锗浓度可以被控制到所希望数值。硅锗层32中的锗浓度在例如10-30％的范围内。可以根据栅长度来改变硅锗层32的厚度。例如，若栅长度是70nm，则硅锗层32的厚度可以被设定为例如35-40nm。但借助于使硅锗层32更厚，能够增大施加到沟道区的压应力。
在本实施方案中，硅锗层32的表面被设定得高于沟道区硅衬底10的表面。例如，用来形成硅锗层的第一沟槽30的深度被设定为30nm，而硅锗层32的膜厚度被设定为40nm。于是，硅锗层32就被形成为抬高了的结构，能够比平坦结构更有效地在沟道区中产生压应力。
随后，用例如离子注入方法来进行源/漏扩展区34(234)的掺杂。此离子注入的条件是能量和浓度比稍后执行的源/漏42(242)的离子注入的更低。因此，源/漏扩展区34(234)的结深度可以被设定得比源/漏42(242)的更浅。作为被掺入的杂质，例如在pMOS区的硅锗层32中可以采用硼，而在nMOS区的硅衬底10中可以采用砷。
例如，在对pMOS源/漏扩展区34进行掺杂的情况下，在硅锗层32的选择性外延生长过程中，可以同时用硼进行掺杂。在此情况下，在pMOS中可以省略上述的离子注入。如在稍后所述的图3的例子中那样，利用这种掺杂的硅锗层32，源/漏扩展区34的结深度被设定为等于硅锗层32的厚度。
在用离子注入方法对源/漏扩展区34进行掺杂的情况下，借助于调整注入能量，能够控制结深度。例如，如图2D所示，源/漏扩展区34的结深度能够被设定为浅于硅锗层32的厚度。而且，由于相对于在硅中硼在硅锗中的扩散被抑制，故优选形成较浅的源/漏扩展区34结。
为了抑制短沟道效应，源/漏扩展区34的结深度优选应该浅。而为了改善pMOS沟道区中的载流子迁移率，压应力优选应该大，亦即硅锗层32应该厚。借助于如上所述用离子注入方法对源/漏扩展区34进行掺杂，并将源/漏扩展区34的结深度设定为浅于硅锗层32的厚度，能够实现这种结构。
于是，如图2D所示，在pMOS区中，能够形成具有采用硅锗层32的抬高了的结构的源/漏扩展区34。
(5)接着，如图2E所示，第二栅侧壁36(236)被形成，然后，第二沟槽38被形成，用来形成源/漏。在此情况下，第三绝缘体36m被淀积在包括栅电极24(224)上的整个表面上。可以采用CVD方法形成的厚度为20-30nm的氮化硅膜或二氧化硅膜作为第三绝缘体。用各向异性腐蚀方法来清除栅电极24(224)上和硅锗层32(pMOS区)或硅衬底10(nMOS区)上的第三绝缘体，致使第三绝缘体36m仅仅被留在栅电极24(224)的侧面上。因此，能够形成第二栅侧壁36(236)。
然后，利用栅电极24(224)和第二栅侧壁36(236)作为掩模，暴露的(pMOS区中的)硅锗层32或(nMOS区中的)硅衬底10被腐蚀，以便形成第二沟槽38，用来形成源/漏42(242)。第二沟槽38的深度可以被设定为等于被清除的硅锗层32的厚度。在此腐蚀中，由于栅电极24(224)的上表面被第一绝缘体26覆盖，故栅电极24(224)不被腐蚀。
于是能够形成图2E所示的结构，其中，硅锗层32仅仅被留在pMOS第二栅侧壁36下方，且源/漏扩展区34(234)被形成在第二栅侧壁36(236)下方。
(6)接着，如图2F所示，用选择性外延生长方法，硅层40(240)被形成在第二沟槽38中，用来形成源/漏42(242)。
如在硅锗层32的选择性外延生长情况下那样，例如能够在作为载气的H2气体中，借助于添加少量HCl，并利用单硅烷(SiH4)作为原材料，来进行硅层40(240)的选择性外延生长。硅层40(240)被设定为厚于第二沟槽38的深度亦即硅锗层32的厚度，致使源/漏42(242)能够在后续步骤中被形成为抬高了的结构。
然后，利用栅电极24(224)和第二栅侧壁36(236)作为掩模，例如硼被离子注入在pMOS区中，且砷被离子注入在nMOS区中来形成源/漏42(242)。源/漏42(242)的离子注入条件是能量和浓度比步骤(4)中的源/漏扩展区34(234)的更高。
因此，能够形成图2F所示抬高了的结构的源/漏42(242)。
(7)接着，如图2G所示，硅化物层44被形成在源/漏42(242)和栅电极24(224)上。
此处，用例如湿法腐蚀方法来清除栅电极24(224)上的第一绝缘体26。因此，硅层表面被暴露在栅电极24(224)和源/漏42(242)上。
然后用例如溅射方法，硅化物金属(未示出)被淀积在包括栅电极24(224)的整个表面上。例如，镍(Ni)、钴(Co)、或诸如钛(Ti)、铱(Ir)、铂(Pt)之类的高熔点金属，可以被用于硅化物金属。此硅化物金属与源/漏的硅层42(242)的暴露表面和栅电极24(224)相接触。随后，进行热处理，以便硅化物金属与硅反应，从而在源/漏42(242)的表面上形成硅化物层44-1(244-1)，并在栅电极24(224)的表面上形成硅化物层44-2(244-2)。
用来形成硅化物层44(244)的源/漏42(242)不包含锗。于是能够防止诸如其形成过程中硅化物金属(例如镍)聚集和/或硅化物层剥离之类的淀积失败。借助于将硅中的锗浓度设定为等于或小于10％，能够防止硅化物层的淀积失败。
随后，借助于清除硅化物层44(244)之外的未被反应的硅化物金属，能够完成图2G所示的结构。
例如，对于硅化物层的形成，可以利用同时溅射硅和硅化物金属的协同溅射方法直接淀积硅化物层，来代替淀积硅化物金属。
(8)接着，如图2H所示形成布线52(252)。
在此情况下，第四绝缘体46被淀积在整个表面上，层间绝缘体48被淀积在整个表面上，然后用例如化学机械抛光(CMP)方法整平表面。达及源/漏42(242)的接触孔50h被形成在层间绝缘体48中。接触栓塞50(250)被形成在接触孔50h中，且布线52(252)被形成为连接到接触栓塞50(250)，从而完成了图2H所示的结构。
随后，进行诸如半导体器件必须的多层布线之类的各步骤，以便完成能够同时采用硅锗作为pMOS源/漏扩展区并在源/漏上形成硅化物层且实现高速工作的半导体器件。
根据本实施方案，硅锗层32仅仅被形成在pMOS的源/漏扩展区34中。于是，用来形成硅化物层44(244)的源/漏42(242)和栅电极24(224)不包含锗，或锗很少。为了防止硅化物层的淀积失败，硅中的锗浓度应该被设定为等于或小于10％。因此，能够防止诸如硅化物层44(244)形成过程中硅化物金属(例如镍)聚集和/或硅化物层剥离之类的淀积失败。
而且，pMOS的源/漏扩展区34以及pMOS和nMOS的源/漏42(242)被形成为抬高了的结构。于是能够使其结深度显著地浅。结果就能够有效地抑制短沟道效应。
可以对此实施方案作出各种修正和补充。下面来描述一些修正的例子。
(第一实施方案的修正例子1)图3示出了第一实施方案的一个修正例子。根据此修正例子，利用例如硅锗层32选择性外延生长中的原位硼掺杂方法，来进行pMOS源/漏扩展区34的掺杂。利用掺杂的硅锗层32，源/漏扩展区34的结深度被设定为等于硅锗层32的厚度。在此情况下，在pMOS中，能够省略第一实施方案步骤(4)中进行的形成源/漏扩展区的离子注入。
(第一实施方案的修正例子2)图4示出了第一实施方案的另一修正例子。如参照图1如上所述，第一实施方案采用了其中形成在pMOS源/漏42上的硅化物层44-1不与源/漏扩展区34相接触的结构。但如图4所示，借助于将硅化物层44-1做厚等，可以采用其中部分硅化物层44-1与源/漏扩展区34相接触的结构。
(第二实施方案)图5示出了根据本发明第二实施方案的半导体器件剖面结构的一个例子，如第一实施方案的情况那样，本实施方案是一种在使用硅锗层32的pMOS中采用抬高了的源/漏扩展区结构34的半导体器件。但此半导体器件在pMOS和nMOS二者中采用了凹陷的源/漏结构42和242，其中，源/漏42和242被形成为凹陷的形状，亦即被形成在层面更低的硅衬底10中。
下面参照图6A-6C来描述本实施方案的半导体器件制造工艺。如在第一实施方案的情况中那样，这些图仅仅示出了作为本发明主要目的的pMOS。但仅仅借助于做部分改变，就能够同样地制造nMOS。在下面的描述中，对应于nMOS的参考号被提供在()中，并参照图5。
(1)图6A相似于图2E，示出了一种结构，其中，利用硅锗层32，pMOS的源/漏扩展区34被形成为抬高了的结构，形成了第二栅侧壁36，形成了用来形成源/漏的沟槽38。
若如第一实施方案那样用离子注入来形成源/漏扩展区34，则如上所述，硼在硅锗中的扩散被抑制。根据本实施方案，为了使源/漏扩展区34与源/漏42相接触，源/漏扩展区34优选应该在硅锗层32的选择性外延生长中同时被硼掺杂成为掺杂的硅锗。
另一方面，如第一实施方案的情况那样，用例如离子注入方法来形成nMOS的源/漏扩展区234。
在形成源/漏扩展区34(234)之后，第二栅侧壁36(236)被形成在栅电极24(224)的侧面上。然后，利用栅电极24(224)和第二栅侧壁36(236)作为掩模，暴露的pMOS硅锗层32和nMOS的硅衬底10被腐蚀，以便形沟槽38，用来形成源/漏42(242)。沟槽38的深度可以被设定为等于被清除的硅锗层32的厚度。
(2)接着，如图6B所示，源/漏42(242)被形成，且硅化物层44(244)被形成在源/漏42(242)和栅电极24(224)上。
在此情况下，为了形成源/漏42(242)，栅电极24(224)和第二栅侧壁36(236)被用作掩模，然后，例如硼被离子注入在pMOS区中，且砷被离子注入在nMOS区中。源/漏42(242)的离子注入条件是能量和浓度比源/漏扩展区34(234)的更高。
随后，进行第一实施方案的步骤(7)。亦即，用例如湿法腐蚀方法来清除栅电极24(224)上的第一绝缘体26。然后，硅化物金属(未示出)被淀积在包括栅电极24(224)的整个表面上。随后，进行热处理，以便硅与硅化物金属反应，从而在源/漏42(242)的表面上形成硅化物层44-1(244-1)，并在栅电极24(224)上形成硅化物层44-2(244-2)。然后，清除硅化物层44(244)之外的未被反应的硅化物金属。
于是就完成了图6B所示的结构。
(3)进一步形成布线52(252)。
如图6C所示，第四绝缘体46和层间绝缘体48被淀积在整个表面上，然后对表面进行整平。达及源/漏42的接触栓塞50(250)被形成在层间绝缘体48和第四绝缘体46中。布线52(252)被形成为连接到接触栓塞50(250)，从而完成了图6C所示的结构。
根据本实施方案，硅锗层32仅仅被形成在pMOS源/漏扩展区34中。于是，用来形成硅化物层44(244)的源/漏42(242)和栅电极24(224)不包含锗或只包含很少锗。因此，能够防止诸如硅化物层44(244)形成过程中硅化物金属(例如镍)聚集和/或硅化物层剥离之类的淀积失败。
而且，pMOS的源/漏扩展区34被形成为抬高了的结构。于是能够使其结深度显著地浅。结果就能够有效地抑制短沟道效应。
随后，进行诸如半导体器件必须的多层布线之类的各步骤，以便完成能够同时采用硅锗作为pMOS源/漏扩展区并在源/漏上形成硅化物层且实现高速工作的半导体器件。
(第三实施方案)图7示出了根据本发明第三实施方案的半导体器件的剖面结构例子。本实施方案相似于第一实施方案，但pMOS和nMOS的源/漏42和242被形成为抬高了的结构，且pMOS的源/漏扩展区34采用硅锗层32，pMOS的源/漏扩展区34不形成在抬高的结构中。
除了硅锗层32薄之外，本实施方案的制造工艺几乎相同于第一实施方案的工艺，其详细描述因而从略。亦即，硅锗层32的表面被形成为几乎高度等于相邻的硅衬底10沟道区的表面高度。
根据本实施方案，硅锗层32仅仅被形成在pMOS源/漏扩展区34中。于是，用来形成硅化物层44(244)的源/漏42(242)和栅电极24(224)不包含锗，或只包含很少锗。结果，能够防止诸如硅化物层44(244)形成过程中硅化物金属(例如镍)聚集和/或硅化物层剥离之类的淀积失败。
(第四实施方案)图8示出了根据本发明第四实施方案的半导体器件的剖面结构例子。本实施方案相似于第二实施方案，pMOS的源/漏扩展区34采用硅锗层32，但不被形成为抬高的结构，源/漏42和242被形成为凹陷结构。
除了硅锗层32薄之外，本实施方案的制造工艺几乎相同于第二实施方案的工艺，其详细描述因而从略。亦即，硅锗层32的表面被形成为几乎高度等于相邻的硅衬底10沟道区的表面高度。
根据本实施方案，硅锗层32仅仅被形成在pMOS源/漏扩展区34中。于是，用来形成硅化物层44(244)的源/漏42(242)和栅电极24(224)不包含锗，或只包含很少锗。结果，能够防止诸如硅化物层44(244)形成过程中硅化物金属(例如镍)聚集和/或硅化物层剥离之类的淀积失败。
图9A和9B示出了模拟施加到本发明半导体器件中pMOS沟道区的应力的结果。图9A是等压图，示出了用硅锗层形成的源/漏扩展区周围硅衬底中的应力分布。如在第四实施方案的pMOS的情况中那样，此模拟中所用MOSFET具有凹陷的源/漏。但在此模拟中，为简单起见，没有考虑掺杂到源/漏扩展区和源/漏的杂质以及硅化物的作用。
图9A示出了叠加在MOSFET剖面图上的等压线，其中，栅电极边沿和硅衬底处的边界是原点。此处所用硅锗层的宽度为70nm，厚度为20nm，而锗浓度为20％。图中的参考号表示应力数值正值表示张应力，负值表示压应力。
如从图中可见，压应力被诱发在硅锗层外面的硅衬底内，而张应力被诱发在硅锗层直接下方的硅衬底内。可以理解的是，在硅锗层周围，较大的压应力被诱发在硅锗层附近和硅表面附近。此外，在栅电极正下方的硅衬底中，亦即与硅锗层相接触的沟道区中，压应力变得最大。
于是证明了本发明的结构能够有效地将压应力施加到pMOS的沟道区。
图9B示出了借助于改变硅锗层宽度而在栅电极下方2nm的硅衬底的地方得到的应力的结果。即使MOSFET被小型化以便将硅锗层的宽度减小到例如20nm时，根据本发明，压应力也能够被施加到沟道区。借助于将硅锗层设定得更厚，即使在相同的硅锗层宽度(未示出)中，也能够将更大的应力施加到沟道区。
根据本发明，硅锗层仅仅被形成在pMOS的源/漏扩展区中。于是，用来形成硅化物层的源/漏和栅电极不包含锗，或只包含很少的锗。为了防止硅化物层的淀积失败，硅中的锗浓度优选应该被设定为等于或小于10％。因此，能够防止诸如硅化物层形成过程中硅化物金属(例如镍)聚集和/或硅化物层剥离之类的淀积失败。
而且，若源/漏扩展区和源/漏被形成为抬高了的结构，则能够使其结深度显著地浅。此外，由于硼在硅锗层中的扩散被抑制，故能够有效地形成具有浅结深度的源漏扩展区。结果，能够减小寄生电阻，并有效地抑制最终MOSFET中的短沟道效应。
在任何一个实施方案中，仅仅借助于在形成栅侧壁之后增大硅衬底和/或硅锗层的过腐蚀量，能够形成本发明的器件结构而无须任何额外的制造步骤。
如上所述，根据本发明，能够提供可同时使用硅锗作为pMOS的源/漏扩展区并在源/漏上形成硅化物层以及实现高速工作的半导体器件及其制造方法。
对于本技术领域的熟练人员，可以容易地作出其它的优点和修正。因此，本发明在其更概括的情况下不局限于此处所述的具体细节和代表性实施方案。因此，可以作出各种修正而不偏离所附权利要求及其等效物所定义的本发明的构思与范围。
权利要求
1.一种半导体器件，此半导体器件包括栅电极，此栅电极经由绝缘体形成在半导体衬底的第一导电类型区域内；第一侧壁，此第一侧壁形成在栅电极的侧面上；第二侧壁，此第二侧壁形成在第一侧壁的侧面上；半导体层，此半导体层形成在第二侧壁下方，包括第二导电类型的第一杂质层，且包含锗；第二杂质层，此第二杂质层形成在第二侧壁外面的区域内，且包含浓度高于第一杂质层的第二导电类型的杂质；以及硅化物层，此硅化物层形成在第二杂质层上。
2.根据权利要求1的半导体器件，其中，所述半导体层的表面位于比所述半导体衬底表面更高的层面处。
3.根据权利要求2的半导体器件，其中，所述第二杂质层的表面位于不同于所述半导体衬底表面的层面内。
4.根据权利要求1的半导体器件，其中，所述第二杂质层的锗浓度等于或小于10％。
5.根据权利要求1的半导体器件，其中，所述半导体层包含硅锗。
6.根据权利要求1的半导体器件，其中，所述第一导电类型是n型，而所述第二导电类型是p型。
7.一种半导体器件，此半导体器件包含第一和第二半导体元件，其中第一半导体元件包括第一栅电极，此第一栅电极经由绝缘体形成在半导体衬底的第一导电类型区域内；第一侧壁，此第一侧壁形成在第一栅电极的侧面上；第二侧壁，此第二侧壁形成在第一侧壁的侧面上；半导体层，此半导体层形成在第二侧壁下方，包括第二导电类型的第一杂质层，且包含锗；第二杂质层，此第二杂质层形成在第二侧壁外面的区域内，且包含浓度高于第一杂质层的第二导电类型的杂质；以及第一硅化物层，此第一硅化物层形成在第二杂质层上；且第二半导体元件包括第二栅电极，此第二栅电极经由绝缘体形成在半导体衬底的第二导电类型区域内；第三侧壁，此第三侧壁形成在第二栅电极的侧面上；第四侧壁，此第四侧壁形成在第三侧壁的侧面上；第一导电类型的第三杂质层，此第三杂质层形成在第四侧壁下方的半导体衬底中；第四杂质层，此第四杂质层形成在第四侧壁外面的区域内，且包含浓度高于第三杂质层的第一导电类型的杂质；以及第二硅化物层，此第二硅化物层形成在第四杂质层上。
8.根据权利要求7的半导体器件，其中，所述半导体层的表面位于比所述半导体衬底表面更高的层面处。
9.根据权利要求7的半导体器件，其中，所述第二杂质层的锗浓度等于或小于10％。
10.根据权利要求7的半导体器件，其中，所述半导体层包含硅锗。
11.根据权利要求7的半导体器件，其中，所述第一导电类型是n型，而所述第二导电类型是p型。
12.一种制造半导体器件的方法，此方法包括经由绝缘体在半导体衬底的第一导电类型区域内，形成栅电极；在栅电极的侧面上，形成第一侧壁；在第一侧壁外面的区域内，形成第一沟槽；在第一沟槽中，形成包含锗的半导体层；将第二导电类型的杂质掺杂到半导体层，以便形成第一杂质层；在半导体层上的第一侧壁的侧面上，形成第二侧壁；从第二侧壁外面的区域清除半导体层，以便形成第二沟槽；将浓度高于第一杂质层的第二导电类型的杂质掺杂到第二侧壁外面的区域，以便形成第二杂质层；以及在第二杂质层上形成硅化物层。
13.根据权利要求12的方法，其中，所述半导体层的表面位于比所述半导体衬底表面更高的层面处。
14.根据权利要求12的方法，其中，所述第二杂质层的锗浓度等于或小于10％。
15.根据权利要求12的方法，其中，所述半导体层包含硅锗。
16.根据权利要求12的方法，其中，所述第一导电类型是n型，而所述第二导电类型是p型。
17.一种制造半导体器件的方法，此方法包括经由绝缘体在半导体衬底的第一导电类型区域内，形成第一栅电极，并经由绝缘体在半导体衬底的第二导电类型区域内，形成第二栅电极；在第一栅电极的侧面上，形成第一侧壁，并在第二栅电极的侧面上，形成第二侧壁；在第一侧壁外面的区域内的半导体衬底中，形成第一沟槽；在第一沟槽中，形成包含锗的半导体层；将第二导电类型的杂质掺杂到半导体层，以便形成第一杂质层，并将第一导电类型的杂质掺杂到半导体衬底第二侧壁外面的区域，以便形成第二杂质层；在半导体层上的第一侧壁的侧面上，形成第三侧壁，并在第二侧壁的侧面上，形成第四侧壁；从第三侧壁外面的区域清除半导体层，以便形成第二沟槽；将浓度高于第一杂质层的第二导电类型的杂质掺杂到第三侧壁外面的区域，以便形成第三杂质层，并将浓度高于第二杂质层的第一导电类型的杂质掺杂到第四侧壁外面的区域，以便形成第四杂质层；以及在第三杂质层上形成第一硅化物层，以便形成第一半导体元件，并在第四杂质层上形成第二硅化物层，以便形成第二半导体元件。
18.根据权利要求17的方法，其中，所述半导体层的表面位于比所述半导体衬底表面更高的层面处。
19.根据权利要求17的方法，其中，所述第二杂质层的锗浓度等于或小于10％。
20.根据权利要求17的方法，其中，所述半导体层包含硅锗。
全文摘要
提供了一种能够采用硅锗作为pMOS源/漏扩展区、在源/漏上形成硅化物层、以及实现高速工作的半导体器件，包括经由绝缘体形成在半导体衬底的第一导电类型区域内的栅电极；形成在栅电极的侧面上的第一侧壁；形成在第一侧壁的侧面上的第二侧壁；形成在第二侧壁下方，包括第二导电类型的第一杂质层，且包含锗的半导体层；形成在第二侧壁外面的区域内，且包含浓度高于第一杂质层的第二导电类型的杂质的第二杂质层；以及形成在第二杂质层上的硅化物层。
文档编号H01L21/336GK1870295SQ20061008784
公开日2006年11月29日 申请日期2006年5月26日 优先权日2005年5月26日
发明者安武信昭 申请人:株式会社东芝