专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置的构造以及其制造方法，尤其涉及能够提高MISFET(Metal Insulator Semiconductor Field Effect Transistor)的驱动力半导体装置及其制造方法。
背景技术：
近年来，随着半导体集成电路装置的高集成化、高性能化以及高速化，提出了一种对MISFET的沟道区域积极地施加应力，来提高移动性的技术。
图11(a)是表示使N沟道型MISFET中的载流子(carrier)的移动性提高的应力方向与种类的立体图，图11(b)是表示使P沟道型MISFET中的载流子的移动性提高的应力方向与种类的立体图。
图11(a)所示的N沟道型MISFET包括具有<110>沟道方位(是指沟道方向为<110>方向)的P型半导体区域的基板201、形成在基板201上的栅极绝缘膜202、形成在栅极绝缘膜202上的栅电极203、在基板201中位于栅电极203两侧方的区域形成的N型源极·漏极区域204。而且，如该图所示，使N沟道型MISFET的移动性提高的是，对沟道区域施加的应力中在沟道方向所施加的伸张应力205、在栅极宽度方向所施加的伸张应力206、以及在基板法线方向所施加的压缩应力207。
另一方面，图11(b)所示的<110>沟道方位的P沟道型MISFET包括具有N型半导体区域的基板301、形成在基板301上的栅极绝缘膜302、形成在栅极绝缘膜302上的栅电极303、和在基板301中的位于栅电极303两侧方的区域形成的P型源极·漏极区域304。而且，如该图所示，在P沟道型MISFET中使载流子的移动性提高的是，对沟道区域施加的应力中在沟道方向所施加的压缩应力305、在栅极宽度方向所施加的伸张应力306、以及在基板法线方向所施加的伸张应力307。另外，在本说明书中，“沟道方向”是指载流子在沟道区域移动的方向(栅极长度方向)；“栅极宽度方向”是指与沟道方向正交，在MISFET中栅电极延伸的方向。
作为这些应力的施加方法之一，公知有一种通过以外延生长的SiGe构成N沟道型MISFET的沟道层，来使其伸张，由此，对N沟道型MISFET的沟道区域施加沟道方向以及栅极宽度方向的伸张应力的方法。但是，该方法与现有的制造工艺相比，具有工序过于复杂的缺点(参照非专利文献1)。
另外，图12是表示<100>沟道方位(是指沟道方向为<100>)的N沟道型MISFET的立体图，也记载了在使用该硅基板的情况下，提高MISFET的移动性而对沟道所施加的应力方向。如该图所示，在<100>沟道方位的N沟道型MISFET的情况下，使载流子的移动性提高的是，对沟道在沟道方向所施加的伸长应力、在栅极宽度方向所施加的压缩应力、以及在基板法线方向所施加的压缩应力。使移动性提高的栅极宽度方向的应力的朝向与图11所示的情况不同。而且，在<100>沟道方位的P沟道型MISFET时，对沟道所施加的应力不会对载流子的移动性产生很大的影响。
图13是表示现有的N沟道型MISFET的图，(a)是俯视图，(b)是图13(a)的X-X位置的剖视图。
图13所示的N沟道型MISFET包括具有P型半导体区域的基板101、形成在基板101的STI(Shallow Trench Isolation)103、由被STI103包围的基板101构成的活性区域102、形成在活性区域102上的栅极绝缘膜104、形成在栅极绝缘膜104上的栅电极105、和在活性区域102中的位于栅电极105两侧方的区域形成的N型源极·漏极区域106。如该图所示，通过对在STI103以及活性区域102上形成的栅电极105的整体，均匀地掺杂对载流子生成不产生直接影响的杂质这样比较简单的方法，使栅电极105整体含有膜内压缩应力107。该栅电极105中所含有的膜内压缩应力107为了释放压缩应力，会对外部产生伸张作用。因此，公知有一种经由栅极绝缘膜104对基板101内的沟道区域施加基板法线方向的压缩应力108，从而在沟道方向以及栅极宽度方向施加伸张应力的方法(非专利文献2)。
非专利文献1Low Power Device Technology with SiGe Channel，HfSiON，and Poly-Si Gate，Howard C.-H.Wang et al，2004 IEDMTech.Dig
非专利文献2Gate stack optimization for 65nm CMOS Low Powerand High Performance platform，B.Duriezl at al，2004IEDM Tech.Dig.
但是，现有的制造方法存在着下述课题，即，由于在沟道区域上的栅电极掺杂了大量对载流子生成不产生直接影响的杂质，所以，使得栅极绝缘膜劣化。
发明内容
因此，本发明的目的在于，提供具备不使栅极绝缘膜劣化、而使载流子的移动性提高的MISFET的半导体装置以及其制造方法。
为了达到上述的目的，本发明所涉及的第一半导体装置包括形成在基板的元件分离区域；由被元件分离区域包围的基板构成的活性区域；形成在活性区域上的栅极绝缘膜；从栅极绝缘膜上跨过元件分离区域上而设置的栅电极；形成在活性区域中的位于栅电极两侧方的区域，并包含具有导电型的第一杂质的杂质扩散区域，其中栅电极具有位于元件分离区域上的第一部分和位于活性区域上的第二部分，栅电极的第一部分包含比栅电极的第二部分大的应力。
根据该构成，可以使栅电极中的位于元件分离区域上的第一部分任意含有压缩应力或伸张应力，能够根据MISFET的导电型对沟道区域施加使载流子的移动性提高的方向的应力。而且，由于栅电极的第一部分位于元件分离区域上，所以，能够不对栅极绝缘膜产生影响，任意设定第一部分的应力强度。
在所述第一半导体装置中，栅电极的第一部分含有使栅电极的晶格常数变化的第二杂质。
在该构成中，由于栅电极的第一部分位于元件分离区域上，所以，即使导入高浓度的第二杂质，也不会使栅极绝缘膜劣化，由此，能够对沟道区域施加强的应力，而不必在意品质的劣化。
在所述第一半导体装置中，栅电极的第二部分含有浓度比栅电极的第一部分低的第二杂质。
在所述第一半导体装置中，第二杂质是不具有导电型的杂质。
在所述第一半导体装置中，第一杂质是n型杂质，第二杂质是使栅电极的晶格常数变大的杂质。
在所述第一半导体装置中，栅电极由多晶硅构成，第二杂质是锗。
在所述第一半导体装置中，第一杂质是n型杂质，第二杂质是具有与第一杂质相同导电型的杂质。
在所述第一半导体装置中，第一杂质是p型杂质，第二杂质是使栅电极的晶格常数变小的杂质。
在所述第一半导体装置中，栅电极由多晶硅构成，第二杂质是碳。
本发明的第二半导体装置，包括形成了活性区域的基板；形成在所述基板上，包围所述活性区域的元件分离区域；形成在所述活性区域上的栅极绝缘膜；设置在所述栅极绝缘膜上的栅电极；形成在所述活性区域中的位于所述栅电极两方侧的区域，并包含具有导电型的第一杂质的杂质扩散区域；和虚设栅电极，其设置在所述基板上或上方，隔着所述杂质扩散区域的一方与所述栅电极对置，并含有使构成材料的原有晶格常数变化的第二杂质。
根据该构成，可以使虚设栅电极任意含有压缩应力或伸缩应力，能够根据MISFET的导电型对沟道区域施加使载流子的移动性提高的方向的应力。而且，由于虚设栅电极设置成从MISFET的栅极绝缘膜离开，所以，与在栅电极导入杂质的情况相比，可以将高浓度的第二杂质导入到虚设栅电极中。因此，能够对MISFET的沟道区域施加更强的应力，从而，能够进一步提高载流子的移动性。
本发明的第一半导体装置的制造方法，包括工序(a)，在基板形成元件分离区域；工序(b)，在被所述元件分离区域包围的、形成在所述基板内的活性区域上形成栅极绝缘膜；工序(c)，从栅极绝缘膜上跨过元件分离区域上，形成栅电极；工序(d)，使栅电极中的位于元件分离区域上的第一部分，含有比栅电极中的位于活性区域上的第二部分大的应力；和工序(e)，在活性区域中的位于栅电极两侧方的区域，形成包含具有导电型的第一杂质的杂质扩散区域。
根据该方法，能够使栅电极中的位于元件分离区域上的第一部分，任意含有压缩应力或拉伸应力，可以制造根据MISFET的导电型，对沟道区域施加使载流子移动性提高的方向的应力的MISFET。
在所述第一半导体装置的制造方法中，通过在工序(d)中，对栅电极的第一部分选择性地注入使栅电极的晶格常数变化的第二杂质，使其含有比栅电极的第二部分大的应力。
在所述第一半导体装置的制造方法中，在工序(c)中，对图案形成后的栅电极注入剂量比在工序(d)中所注入的第二杂质的剂量小的第二杂质。
在所述第一半导体装置的制造方法中，第二杂质是不具有导电型的杂质。
在所述第一半导体装置的制造方法中，第一杂质是n型杂质，第二杂质是使栅电极的晶格常数变大的杂质。
在所述第一半导体装置的制造方法中，第一杂质是p型杂质，第二杂质是使栅电极的晶格常数变小的杂质。
本发明的第二半导体装置的制造方法，包括工序(a)，在具有活性区域的基板上，形成包围所述活性区域的元件分离区域；工序(b)，在所述活性区域上形成栅极绝缘膜以及栅电极；工序(c)，至少在所述活性区域的一部分上或者上方、所述栅电极的侧方，形成含有使构成材料原有的晶格常数变化的第一杂质的虚设栅电极；和工序(d)，在所述活性区域中的位于包括所述栅电极和所述虚设栅电极之间区域的所述栅电极两侧方的区域，形成包含具有导电型的第二杂质的杂质扩散区域。
根据该方法，可以使虚设栅电极任意含有压缩应力或伸张应力，能够根据MISFET的导电型，对沟道区域施加使载流子的移动性提高的方向的应力。而且，由于虚设栅电极设置成从MISFET的栅极绝缘膜离开，所以，与在栅电极导入杂质的情况相比，可以对虚设栅电极导入高浓度的第二杂质。
(发明效果)根据本发明所涉及的半导体装置以及其制造方法，可以抑制栅极绝缘膜的劣化、对沟道区域施加使载流子的移动性提高的方向的应力。另外，使载流子的移动性提高的应力，在N沟道型MISFET中是基板法线方向的压缩应力，在P沟道型MISFET中是基板法线方向的伸张应力。
图1是表示本发明第一实施方式所涉及的N沟道型MISFET的图，(a)是俯视图，(b)是图1(a)的A-A位置的剖视图，(c)是立体图。
图2是表示本发明第二实施方式所涉及的P沟道型MISFET的图，(a)是俯视图，(b)是图2(a)的B-B位置的剖视图，(c)是立体图。
图3是表示本发明第三实施方式所涉及的N沟道型MISFET的图，(a)是俯视图，(b)是图3(a)的C-C位置的剖视图，(c)是立体图。
图4(a)～(d)是表示本发明第四实施方式所涉及的MISFET的制造方法的剖视图。
图5(a)～(d)是表示本发明第五实施方式所涉及的MISFET的制造方法的剖视图。
图6是表示本发明第六实施方式所涉及的半导体装置的图，(a)是立体图，(b)是俯视图，(c)是图6(b)的D-D位置的剖视图。
图7(a)～(e)是表示本发明第七实施方式所涉及的MISFET的制造方法的剖视图。
图8(a)～(e)是表示第七实施方式的第一变形例所涉及的半导体装置的制造方法的剖视图。
图9(a)～(e)是表示第七实施方式的第二变形例所涉及的半导体装置的制造方法的剖视图。
图10是表示本发明的第八实施方式所涉及的半导体装置的图，(a)是立体图，(b)是俯视图，(c)是图10(b)的E-E位置的剖视图。
图11(a)是表示使N沟道型MISFET中的载流子的移动性提高的应力方向和种类的立体图，(b)是表示使P沟道型MISFET中的载流子的移动性提高的应力方向和种类的立体图。
图12是表示使用将(100)面作为主面的硅基板制作的N沟道型MISFET的立体图。
图13是表示现有的N沟道型MISFET的图，(a)是俯视图，(b)是图13(a)的X-X位置的剖视图。
图中1-基板，2-活性区域，3-元件分离区域，4-栅极绝缘膜，4a、4b-虚设栅极绝缘膜，5-栅电极，6a-含有n型杂质的杂质扩散区域，6b-含有p型杂质的杂质扩散区域，7-p型阱，15-虚设栅电极，18-多晶硅膜，20-抗蚀层，25a、41a、51a-栅电极中位于元件分离区域上的部分，25b、41b、51b-栅电极中位于活性区域上的部分，27、54、55-膜内压缩应力，29、39、47、49、71、73-压缩应力，31、33、45、74-伸张应力，43、70-膜内伸张应力；66-拉伸杂质区域，90-MISFET，95-虚设晶体管。
具体实施例方式
(第一实施方式)下面，参照附图，对本发明第一实施方式所涉及的具备N沟道型MISFET的半导体装置进行说明。
图1是表示本发明第一实施方式所涉及的N沟道型MISFET的图，(a)是俯视图，(b)是图1(a)的A-A位置的剖视图，(c)是立体图。
图1所示的N沟道型MISFET包括具有P型半导体区域(未图示)的基板1；由形成在基板1的STI构成的元件分离区域3；由被元件分离区域3包围的基板1构成的活性区域2；设置在活性区域2上的栅极绝缘膜4；从栅极绝缘膜4上跨过元件分离区域3上而设置的栅电极5；和设置在活性区域2中的位于栅电极5两侧方的区域，并含有n型杂质的杂质扩散区域(源极区域或漏极区域)6a。另外，杂质扩散区域6a也可以是LDD区域或延长(extension)区域。
栅电极5由例如包含n型杂质的多晶硅构成。另外，基板1由硅等半导体构成。在栅电极5中设置于元件分离区域3上的部分25a，导入晶格常数比构成栅电极5的材料(硅)大、且对载流子的生成没有影响的锗(Ge)或锡(Sn)等。另一方面，在栅电极5中设置于活性区域2上的部分25b，不导入Ge。
另外，栅极绝缘膜4由SiO2或其他绝缘体构成，厚度约为例如2nm左右。通常，由于栅极绝缘膜4非常薄，所以，从栅电极5向基板法线方向施加的应力会保持原样地传递到沟道区域。
在本实施方式的N沟道型MISFET中，如上所述，在栅电极5的位于分离元件区域3上的部分25a导入Ge或Sn，作为使晶格常数变大的物质。因此，如图1(b)、(c)所示，在导入了Ge或Sn的栅电极5的部分25a内，生成了膜内压缩应力27。具有该膜内压缩应力27的部分25a，对元件分离区域3或栅电极5中的设置在活性区域2上的部分25b(没有导入使晶格常数增大的物质的部分)等，施加压缩应力。栅电极5的部分25b从两侧的部分25a承受压缩应力而产生应变，对沟道区域施加基板法线方向的压缩应力29。通过该压缩应力29，使得作为N沟道型的本实施方式的MISFET的载流子移动性大幅提高。另外，上述沟道区域是指，由基板1中的两个杂质扩散区域(源极区域以及漏极区域)6a夹持，并且位于栅电极5正下方的区域。
并且，如图1(c)所示，如果对沟道区域施加压缩应力29，则在沟道区域会产生沟道方向的拉伸应力31以及栅极宽度方向的拉伸应力33。由于在<110>沟道方位的MISFET中，该拉伸应力31、33都会使N沟道型MISFET的载流子移动性提高，所以，在本实施方式的MISFET中，可得到非常大的移动性。另外，在<100>沟道方位的MISFET中，拉伸应力31能够使载流子移动性提高。
另外，在本实施方式的N沟道型MISFET中，没有在栅电极5中的位于栅极绝缘膜4正上方的部分25b，导入使晶格常数发生变化的Ge或Sn等杂质。因此，在本实施方式的N沟道型MISFET中，不会像图13那样，在对栅电极整体导入Ge的情况下，引起栅极绝缘膜劣化的问题。而且，由于能够提高栅电极5中的位于元件分离区域3上的部分25a所包含的Ge与Sn等杂质的浓度，而不必在意栅极绝缘膜4的劣化，所以，能够对沟道区域施加更大的压缩应力29。
Ge或Sn等杂质可以通过例如离子注入来选择性地仅导入到栅电极5中的部分25a。对由多晶硅构成的栅电极注入Ge时的剂量，可以是例如1×1015cm-2以上。
另外，向栅电极5中的部分25a导入的杂质不限于Ge或Sn，只要是能够增大栅电极5的晶格常数的物质即可。尤其是，如果在元素周期表中与栅电极的材料是同族的物质，则由于对载流子的生成不产生影响，因此优选。
(第二实施方式)图2是表示本发明第二实施方式所涉及的P沟道型MISFET的图，(a)是俯视图，(b)是图2(a)的B-B位置的剖视图，(c)是立体图。
图2所示的P沟道型MISFET包括具有N型半导体区域(未图示)的基板1；由形成在基板1的STI构成的元件分离区域3；由被元件分离区域3包围的基板1构成的活性区域2；设置在活性区域2上的栅极绝缘膜4；从栅极绝缘膜4之上跨过元件分离区域3上而设置的栅电极5；和设置在活性区域2中的位于栅电极5两侧方的区域，并含有p型杂质的杂质扩散区域(源极区域或漏极区域)6b。另外，杂质扩散区域6b可以是LDD区域，也可以是延长(extension)区域。
栅电极5由例如包含p型杂质的多晶硅构成。另外，基板1由硅等半导体构成。在栅电极5中设置于元件分离区域3上的部分41a，导入晶格常数比构成栅电极5的材料(硅)小、且对载流子的生成没有影响的碳(C)。另一方面，在栅电极5中设置于活性区域2上的部分41b，不导入C。
在本实施方式的P沟道型MISFET中，如上所述，在栅电极5中的位于分离元件区域3上的部分41a导入碳，作为使晶格常数变小的物质。因此，如图2(b)、(c)所示，在栅电极5的部分41a内，生成了膜内伸张应力43。具有该膜内伸张应力43的部分41a，对元件分离区域3或栅电极5中的设置在活性区域2上的部分41b(没有导入使晶格常数变小的物质的部分)等，施加伸张应力。栅电极5的部分41b从两侧的部分41a承受伸张应力而产生应变，对沟道区域施加基板法线方向的伸张应力45。例如在<110>沟道方位的MISFET中，通过该伸张应力45，使得作为P沟道型的本实施方式的MISFET的载流子移动性大幅提高。
并且，如图2(c)所示，如果对沟道区域施加伸张应力45，则在沟道区域会产生沟道方向的压缩应力47以及栅极宽度方向的压缩应力49。由于在这两个压缩应力中，沟道方向的压缩应力47有助于移动性提高。因此，在本实施方式的P沟道型MISFET中，与不对沟道区域施加应力时的P沟道型MISFET相比，能够大幅提高载流子的移动性。
而且，在本实施方式的P沟道型MISFET中，对栅电极5中的位于栅极绝缘膜4正上方的部分41b，没有导入使晶格常数发生变化的碳等杂质。因此，在本实施方式的P沟道型MISFET中，不会引起在对栅电极整体导入碳的情况下，栅极绝缘膜劣化的问题。并且，由于能够提高栅电极5中的位于元件分离区域3上的部分41a所包含的碳等杂质的浓度，而不必在意栅极绝缘膜4的劣化，所以，能够对沟道区域施加更强的伸张应力45。
碳等杂质可以通过例如离子注入而选择性地仅导入到栅电极5的部分41a。对由多晶硅构成的栅电极注入碳时的剂量，可以是例如1×1015m-2以上。
另外，向栅电极5中的部分41a导入的杂质不限于碳，只要是能够减小栅电极5的晶格常数的物质即可。尤其是，如果在元素周期表中与栅电极的材料是同族的物质，则由于对载流子的生成不产生影响，因此优选。
(第三实施方式)图3是表示本发明第三实施方式所涉及的N沟道型MISFET的图，(a)是俯视图，(b)是图3(a)的C-C位置的剖视图，(c)是立体图。
如图3所示，本实施方式的N沟道型MISFET包括具有P型半导体区域(未图示)的基板1；由形成在基板1的STI构成的元件分离区域3；由被元件分离区域3包围的基板1构成的活性区域2；设置在活性区域2上的栅极绝缘膜4；从栅极绝缘膜4上跨过元件分离区域3上而设置的栅电极5；和设置在活性区域2中的位于栅电极5两侧方的区域，并含有n型杂质的杂质扩散区域6a。
在栅电极5中的设置于元件分离区域3上的部分51a，导入晶格常数比构成栅电极5的材料(硅)大、且对载流子的生成不产生影响的Ge或Sn等。而且，与第一实施方式的N沟道型MISFET不同，在栅电极5中设置于活性区域2上的部分51b，以比部分51a低的浓度导入Ge或Sn等杂质。由此，在栅电极5的部分51a内产生强的膜内压缩应力54，在部分51b内产生比部分51a内弱的膜内压缩应力55。因此，通过栅电极5的部分51a的膜内压缩应力54以及部分51b的膜内压缩应力55，对沟道区域施加基板法线方向的压缩应力29。因此，由于与图1所示的第一实施方式的构成相比，在本实施方式的构成中，栅电极5的部分51b的膜内压缩应力55进一步增加，所以，能够施加强的压缩应力29。而且，在沟道区域，如图3(c)所示，通过压缩应力29产生了沟道方向的伸张应力31以及栅极宽度方向的伸张应力33。压缩应力29、伸张应力31、33在<110>沟道方位的N沟道型MISFET中，都是使N沟道型MISFET的载流子移动性提高的应力。因此，在本实施方式的N沟道型MISFET中，与不对沟道区域施加应力的情况相比，载流子的移动性大幅增大。
另外，对栅电极5中的设置在活性区域2上的部分51b，仅导入不使栅极绝缘膜4劣化程度的使晶格常数变大的杂质。在通过离子注入对部分51b导入Ge的情况下，优选剂量为1×1014cm-2下。与此相对，对栅电极5中的设置在元件分离区域3上的部分51a，离子注入剂量比部分51b多一个等级，即1×1015cm-2左右的Ge。
虽然改变栅电极晶格常数的杂质因物质不同而多少不一样，但是，可以认为若以1×1015cm-2左右以下的剂量进行离子注入，则不会使栅极绝缘膜劣化。由于本实施方式的N沟道型MISFET是使Ge等的剂量为1×1015cm-2以下而制作的，所以，不仅提高了载流子的移动性，还防止了栅极绝缘膜4的劣化。
另外，在载流子于基板中的和栅极绝缘膜的交界附近移动的表面沟道晶体管、在基板内埋入有沟道的埋入沟道晶体管中，需要对栅电极分别导入施主(n型杂质)或受主(p型杂质)。此时，通过调整施主与受主的混入量和种类，可以调整对沟道区域所施加的应力的大小。具体而言，在栅电极5由n+Si构成的情况下，在设置于活性区域2上的部分51b，使磷(P)浓度增大，将砷(As)浓度抑制得小。As与Si相比晶格常数大，通过与Ge同样地导入到栅电极5中，可以增大导入部分的晶格常数。对此，在栅电极5中的设置在元件分离区域3上的部分51a，可以考虑增大As浓度、减小P浓度等的方法。这样，也可以将调节作为受主或施主而起作用的杂质的量与种类的方法，与混入能够使晶格常数增大的元素的方法结合来使用。
(第四实施方式)作为本发明的第四实施方式，对第一实施方式所涉及的N沟道型MISFET的制造方法进行说明。图4(a)～(d)是表示第四实施方式所涉及的N沟道型MISFET的制造方法的剖视图。
首先，如图4(a)所示，在由p型半导体基板构成的基板1(或者在基板1上设置的p型半导体层)中，离子注入硼(B)等p型杂质，在基板1内形成p型阱7。此时，注入能量为300keV、剂量为1×1013cm-2。接着，在p型阱7的一部分以注入能量-150keV、剂量1×1013cm-2，离子注入p型杂质(B等)，形成穿透制止部(punch through stopper)。并且，在基板1中的成为沟道区域的部分，以注入能量-20keV、剂量5×1012cm-2，进行p型杂质(B等)的注入。接着，在基板1(p型阱7)，通过公知的方法形成由STI构成的元件分离区域3，所述STI包围由基板1构成的活性区域2(图1(a)所示的活性区域2)。
接着，如图4(b)所示，在通过热氧化在基板1(p型阱7)上形成厚2nm的栅极绝缘膜4之后，在元件分离区域3以及栅极绝缘膜4上形成厚150nm的多晶硅膜。然后，以注入能量-10keV、剂量5×1015cm-2的条件，对多晶硅膜离子注入P。接着，通过使用了抗蚀剂的蚀刻，进行多晶硅膜的图案形成，形成从栅极绝缘膜4上跨过元件分离区域3上的栅电极5。
接着，如图4(c)所示，在栅电极5中的位于元件分离区域3正上方的部分25a具有开口，在基板上形成覆盖栅电极5中的位于活性区域2正上方的部分25b的抗蚀层20。之后，将抗蚀层20作为注入掩模，以注入能量-200keV、剂量1×1015cm-2的条件，对栅电极5的部分25a注入Ge。在形成注入Ge所使用的抗蚀层20时，为了取得对位余量，通过从活性区域端到多少进入元件分离区域3的部分为止以抗蚀剂进行覆盖，由此，即使抗蚀剂的对位产生偏差，也能够不将Ge注入到活性区域2内。这样，能够以较高的能量注入Ge。
接着，如图4(d)所示，在基板1的活性区域2中位于栅电极5的两侧方的区域，以注入能量-30keV、剂量5×1015cm-2的条件，注入n型杂质的As，形成N型杂质扩散区域(图1(a)、(c)所示的N型杂质扩散区域6a)。该N型杂质扩散区域成为LDD区域、或延长区域、或者源极区域以及漏极区域。
通过以上的方法，能够比较简单地制造第一实施方式所涉及的N沟道型MISFET。
另外，在图4(c)所示的离子注入工序中，为了使Ge的杂质分布在部分25a内均匀，也能够以多种能量条件多次注入Ge。而且，即使替代Ge注入As或Sn，也可以在部分25a内产生膜内压缩应力27。也可以组合该As注入、Ge注入与Sn注入中的至少两种。并且，虽然向栅电极5的部分25a注入Ge是在图案形成多晶硅膜之后实施的，但也可以在图案形成多晶硅膜之前进行，例如，可以在形成多晶硅膜之后立即进行，或者在对多晶硅膜注入P之后进行。
(第五实施方式)作为本发明的第五实施方式，对第三实施方式所涉及的N沟道型MISFET的制造方法进行说明。图5(a)～(d)是表示第五实施方式所涉及的N沟道型MISFET的制造方法的剖视图。
首先，如图5(a)所示，通过与第四实施方式相同的方法，在基板1形成p型阱7、元件分离区域3以及穿透制止部之后，进行向沟道区域注入B。
接着，如图5(b)所示，在通过热氧化于基板1(p型阱7)上形成2nm的栅极绝缘膜4之后，在元件分离区域3以及栅极绝缘膜4上形成厚150nm的多晶硅膜。然后，以注入能量-10keV、剂量5×1015m-2的条件，对多晶硅膜离子注入P。接着，以注入能量-100keV、剂量1×1014cm-2的条件，对多晶硅膜注入Ge。然后，通过使用了抗蚀剂的蚀刻，进行多晶硅膜的图案形成，形成栅电极5。
接着，如图5(c)所示，在栅电极5中的位于元件分离区域3正上方的部分51a具有开口，在基板上形成覆盖栅电极5中的位于活性区域2正上方的部分51b的抗蚀层20。之后，将抗蚀层20作为注入掩模，以注入能量-200keV、剂量1×1015cm-2的条件，对栅电极5的部分51a注入Ge。由此，在含有低浓度Ge的栅电极5的部分51b产生小的膜内压缩应力55；在含有高浓度Ge的栅电极5的部分51a产生大的膜内压缩应力54。通过该膜内压缩应力55以及膜内压缩应力54的作用，对沟道区域施加基板法线方向的压缩应力29。
接着，如图5(d)所示，在基板1的活性区域2中位于栅电极5的两侧方的区域，以注入能量-30keV、剂量5×1015cm-2的条件，注入n型杂质的As，形成N型杂质扩散区域(图3(a)、(c)所示的N型杂质扩散区域6a)。该N型杂质扩散区域成为LDD区域、或延长区域、或者源极区域以及漏极区域。
通过以上的方法，能够比较简单地制造第三实施方式所涉及的N沟道型MISFET。
另外，在图5(c)所示的工序中，也可以替代Ge注入As或Sn，还可以将Ge注入、As注入与Sn注入中的至少两种进行组合。
并且，虽然向栅电极5的部分51a注入Ge是在图案形成多晶硅膜之后实施的，但也可以在图案形成多晶硅膜之前进行，例如，可以在形成多晶硅膜之后立即进行，或者在对多晶硅膜注入P之后进行。
(第六实施方式)图6(a)是表示第六实施方式所涉及的半导体装置的立体图，(b)以及(c)是本实施方式的半导体装置中的虚设晶体管(dummy transistor)的俯视图、以及D-D位置的剖视图。本实施方式的半导体装置具备与栅电极对置、并含有使晶格常数改变的杂质的虚设栅电极(dummy gateelectrode)。
如图6(a)～(c)所示，本实施方式的半导体装置包括N沟道型MISFET90、和与该MISFET90相邻设置的虚设栅电极15。在图6所示的实例中，具有夹着杂质扩散区域6a、与MISFET90的栅电极5对置的虚设栅电极15的虚设晶体管95，配置在MISFET90的两侧。
即，本实施方式的半导体装置，包括由在具有P型半导体区域形成(未图示)的基板1上的STI构成的元件分离区域3；由被元件分离区域3包围的基板1构成的活性区域2；设置在活性区域2上的栅极绝缘膜4；从栅极绝缘膜4上跨过元件分离区域3上而设置的栅电极5；设置在活性区域2中的位于栅电极5两侧方的区域、并含有n型杂质的杂质扩散区域(源极区域或漏极区域)6a；至少一部分设置在活性区域2上的虚设栅极绝缘膜4a；和从虚设栅极绝缘膜4a的每一个上跨过元件分离区域3上而设置的虚设栅电极15。
栅电极5以及虚设栅电极15由例如包含n型杂质的多晶硅构成。另外，基板1由硅等的半导体构成。
本发明的半导体装置的特征在于，对虚设栅电极15导入使构成虚设栅电极15的材料的晶格常数变小、且对载流子的生成不产生影响的物质。另一方面，不对栅电极5导入该物质。作为对虚设栅电极15导入的物质，优选使用例如碳(C)，但是，若满足上述的条件，则也可以使用其他的物质。另外，“使构成虚设栅电极15的材料的晶格常数变小”是指“使虚设栅电极15的晶格常数比没导入杂质时小”。
在本实施方式的MISFET中，对虚设栅电极15导入使其晶格常数变小的物质。因此，如图6(a)所示，在虚设栅电极15内产生膜内伸张应力70，从基板1向虚设栅电极15施加基板法线方向的伸张应力45。通过该伸张应力45，对基板1中的位于虚设栅电极15下方的部分施加压缩应力72。如果改变看法，压缩应力72是对MISFET90的沟道施加的沟道方向的伸张应力71。因此，作为N沟道型的MISFET90的载流子移动性大幅提高。
并且，在本实施方式的半导体装置中，没有对MISFET90的栅电极5导入使晶格常数改变的C等杂质。因此，在本实施方式的半导体装置中，不会引起对栅电极导入杂质时成为问题的栅极绝缘膜劣化。而且，与对栅电极5中的设置在元件分离区域3上部分导入杂质的第一实施方式相比，也减小了所导入的杂质对栅极绝缘膜4的影响。因此，能够提高虚设栅电极15中所包含的C等杂质浓度，而不需在意栅极绝缘膜4的劣化，从而，能够对沟道区域施加更强的沟道方向伸张应力71。
C等杂质可以通过例如离子注入导入到虚设栅电极15。对由多晶硅构成的虚设栅电极15注入C时的剂量，可以是例如1×1015cm-2以上。
另外，对虚设栅电极15导入的杂质不限定于C，只要是能够使虚设栅电极15的晶格常数变小的物质即可。尤其是如果在元素周期表中与栅电极的材料是同族的物质，由于对MISFET90中的载流子生产不产生影响，因此优选。
而且，只要虚设栅极绝缘膜4a以及虚设栅电极15至少一部分设置在活性区域2上即可，即使当一部分设置在元件分离区域3上，杂质扩散区域6a仅形成在虚设栅电极15的单侧时，也可以对MISFET90的沟道施加伸张应力71。
并且，在图6中，举例说明了从MISFET90观察，以与沟道方向(栅极长度方向)对置的方式设置了虚设栅电极15，但是，也可以设置从MISFET90观察，仅在单侧对置的虚设栅电极15。
另外，在本实施方式的半导体装置中，由于对MISFET90的沟道施加了栅极长度方向的伸长应力，所以，可以提高<110>沟道方位、<100>沟道方位等的MISFET移动性。
在本实施方式的半导体装置中，也可以仅对虚设栅电极15导入C等杂质，也可以对MISFET90的杂质扩散区域中位于虚设栅电极15附近的部分导入杂质。此时，优选使用不具有导电型的杂质。该情况下，由于在注入有杂质的部分会产生膜内伸张应力，并因此对MISFET90的沟道施加沟道方向的拉伸应力，所以，可以进一步提高载流子的移动性。这样，由于在向虚设栅电极15导入C时，也可以对其附近的杂质扩散区域导入C，所以，不需要严格地进行掩模对位，使得制造变得容易。
另外，在本实施方式的半导体装置中，也可以对栅电极5中的设置在元件分离区域3上的部分，进一步导入使多晶硅的晶格常数变大的Ge或Sn等杂质。
(第七实施方式)作为本发明的第七实施方式，对第六实施方式所涉及的半导体装置的制造方法进行说明。图7(a)～(e)是表示第七实施方式所涉及的MISFET的制造方法的剖视图。
首先，如图7(a)所示，在p型基板1(或者在基板1上设置的p型半导体层)中离子注入硼(B)等p型杂质，在基板1内形成p型阱7。此时，注入能量为例如300keV、剂量为1×1013cm-2。接着，在p型阱7的一部分以注入能量-150keV、剂量1×1013cm-2，离子注入p型杂质形成穿透制止部。并且，在基板1中的成为沟道区域的部分，以注入能量-20keV、剂量5×1012cm-2，进行p型杂质(B等)的注入。接着，通过公知的方法形成包围活性区域(未图示)的元件分离区域3。
接着，如图7(b)所示，在通过热氧化于基板1(p型阱7)上形成厚2nm的栅极绝缘膜4之后，在基板1上形成厚150nm的多晶硅膜(栅极材料膜)18。然后，以注入能量-10keV、剂量5×1015m-2的条件，对多晶硅膜18离子注入P。
接着，如图7(c)所示，通过使用了抗蚀剂的蚀刻，进行多晶硅膜18以及栅极绝缘膜4的图案形成，形成从栅极绝缘膜4上跨过元件分离区域3上的栅电极5、和配置在栅电极5两侧方的虚设栅电极15。另外，残留栅极绝缘膜4中的位于栅电极5下面的部分，并且，将位于虚设栅电极15下面的部分残留作为虚设栅极绝缘膜4a。
接着，在基板上形成至少开口虚设栅电极15的抗蚀层20之后，以注入能量-200keV、剂量1×1015cm-2的条件，对虚设晶体管95的虚设栅电极15注入C。
接着，如图7(d)所示，以注入能量-30keV、剂量5×1015cm-2的条件，对基板1中的位于栅电极5两侧方的区域离子注入As，形成杂质扩散区域6a。
根据以上的方法，如图7(e)所示，能够在虚设栅电极15内产生膜内伸张应力70，对虚设栅电极15施加基板法线方向的伸张应力45。结果，可以对MISFET的沟道区域施加沟道方向的伸张应力。这样，根据本实施方式的制造方法，能够比较容易地制造第六实施方式中所说明的MISFET。另外，在导入使多晶硅膜18的晶格常数变小的C以外的杂质时，只要与上述的方法同样即可。
此外，在图7(c)所示的离子注入工序中，为了使C的分布在虚设栅电极15内均匀，也能够以多种条件注入C。而且，虽然本实施方式中，是在图案形成多晶硅膜18之后实施C的注入，但是，也可以在图案形成多晶硅膜18之前进行，还可以在向多晶硅膜18离子注入P之前进行。
本实施方式的第一变形例作为本发明第七实施方式的第一变形例，对向图案形成前的多晶硅膜18注入C离子的方法进行说明。
图8(a)～(e)是表示第七实施方式的第一变形例所涉及的半导体装置的制造方法的剖视图。
首先，如图8(a)、(b)所示，通过与第七实施方式同样的方法，在基板1上顺次形成栅极绝缘膜4以及多晶硅膜18，并对多晶硅膜18离子注入P。
接着，如图8(c)所示，在多晶硅膜18上形成至少使多晶硅膜18中的至少成为虚设栅电极15的部分开口的抗蚀层20之后，以注入能量-200keV、剂量1×1015cm-2的条件，对多晶硅膜18的露出部注入C。此时，考虑抗蚀层20的配置偏差等，优选形成在抗蚀层20的开口，比作为虚设栅电极15而形成的部分大。
接着，如图8(d)所示，在除去抗蚀层20之后，在多晶硅膜18上形成其他的抗蚀层，使用该抗蚀层，形成栅电极5以及栅极绝缘膜4、和设置在栅电极5两侧方的虚设栅电极15以及虚设栅极绝缘膜4a。接着，将栅电极5以及虚设栅电极15作为掩模，离子注入As，形成杂质扩散区域6a。
按照以上的顺序，也可以制造第六实施方式所涉及的半导体装置。
本实施方式的第二变形例图9(a)～(e)是表示第七实施方式的第二变形例所涉及的半导体装置的制造方法的剖视图。在本变形例中，对不仅在虚设栅电极15，在MISFET的杂质扩散区域6a的一部分也导入C的半导体装置的制造方法进行说明。
首先，如图9(a)、(b)所示，通过与第七实施方式同样的方法，在基板1上顺次形成栅极绝缘膜4以及多晶硅膜18，并对多晶硅膜18离子注入P。
接着，如图9(c)所示，通过使用了抗蚀剂的蚀刻，进行多晶硅膜18以及栅极绝缘膜14的图案形成，形成栅电极5、具有规定形状的栅极绝缘膜4、虚设栅电极15和虚设栅极绝缘膜4a。接着，在基板1上形成抗蚀层20，该抗蚀层20使基板1上的虚设栅电极15，和基板1上的栅电极5与虚设栅电极15之间靠近虚设栅电极15的部分开口。然后，使用抗蚀层20进行C的离子注入，对虚设栅电极15、和基板1的位于虚设栅电极15附近(侧下方)的区域导入C。这里，将基板1中含有C的部分称作拉伸(tensile)杂质区域66。
接着，如图9(d)所示，在除去抗蚀层20之后，将栅电极5作为掩模进行As的离子注入，在基板1的位于栅电极5两侧方的区域形成杂质扩散区域6a。另外，杂质扩散区域6a中的设置在虚设栅电极15侧下方的拉伸杂质区域66，成为杂质扩散区域6a的一部分。
在如上所述那样制造的半导体装置中，如图9(e)所示，拉伸杂质区域66对杂质热扩散后的MISFET的沟道区域施加伸张应力。因此，根据本变形例所涉及的方法，可以制造提高了载流子移动性的N沟道型MISFET。
(第八实施方式)图10(a)是表示第八实施方式所涉及的半导体装置的立体图，(b)以及(c)是本实施方式的半导体装置中的虚设晶体管的俯视图，以及E-E位置的剖视图。本实施方式的半导体装置，包括P沟道型MISFET90；和虚设晶体管，其设置在MISFET90的两侧方，具有导入了产生应力的杂质的虚设栅电极。
P沟道型MISFET90具有栅极绝缘膜4；含有p型杂质的栅电极5；和杂质扩散区域6b，其包括在基板1中的位于栅电极5两侧方的区域所形成的p型杂质。
本实施方式的半导体装置，基本上具有与第六实施方式所涉及的半导体装置相同的构成，其具有以下特征。
作为虚设晶体管95以及MISFET90的基板1，使用<110>沟道方位、<100>沟道方位等。
虚设晶体管95具有至少一部分设置在活性区域2上的虚设栅极绝缘膜4b；和设置在虚设栅极绝缘膜4b上的虚设栅电极15。而且，对虚设栅电极15导入使虚设栅电极15的材料(例如多晶硅)的晶格常数增加、且对MISFET90中的载流子生成不产生影响的物质。这里，作为导入到虚设栅电极15的杂质特别优选使用Ge或Sn，也可以使用As或Ga等其他的物质。
因此，在虚设栅电极15的内部产生膜内压缩应力80。膜内压缩应力80，对基板1中的位于虚设栅电极15下方的区域产生基板法线方向的压缩应力39；对MISFET90的沟道区域产生沟道方向的压缩应力73(与从虚设晶体管95观察时的伸张应力74为相同应力)。
在基板1是例如以(100)面以外的结晶面作为主面的硅基板时，该压缩应力73能够使载流子移动性增加。因此，在本实施方式的半导体装置中，提高了MISFET90中载流子的移动性，从而提高了性能。
权利要求
1.一种半导体装置，具有形成了活性区域的基板；形成在所述基板上，包围所述活性区域的元件分离区域；形成在所述活性区域上的栅极绝缘膜；从所述栅极绝缘膜上跨过所述元件分离区域上而设置的栅电极；形成在所述活性区域中的位于所述栅电极两侧方的区域，并包含具有导电型的第一杂质的杂质扩散区域，所述栅电极具有位于所述元件分离区域上的第一部分和位于所述活性区域上的第二部分，所述栅电极的所述第一部分包含比所述栅电极的所述第二部分大的应力。
2.根据权利要求1所述的半导体装置，其特征在于，所述栅电极的所述第一部分含有使所述栅电极的晶格常数变化的第二杂质。
3.根据权利要求2所述的半导体装置，其特征在于，所述栅电极的所述第二部分含有浓度比所述栅电极的所述第一部分低的所述第二杂质。
4.根据权利要求2所述的半导体装置，其特征在于，所述第二杂质是不具有导电型的杂质。
5.根据权利要求2所述的半导体装置，其特征在于，所述第一杂质是n型杂质，所述第二杂质是使所述栅电极的晶格常数变大的杂质。
6.根据权利要求2所述的半导体装置，其特征在于，所述栅电极由多晶硅构成，所述第二杂质是锗。
7.根据权利要求2所述的半导体装置，其特征在于，所述第一杂质是n型杂质，所述第二杂质是具有与所述第一杂质相同导电型的杂质。
8.根据权利要求2所述的半导体装置，其特征在于，所述第一杂质是p型杂质，所述第二杂质是使所述栅电极的晶格常数变小的杂质。
9.根据权利要求2所述的半导体装置，其特征在于，所述栅电极由多晶硅构成，所述第二杂质是碳。
10.根据权利要求1所述的半导体装置，其特征在于，还具有虚设栅电极，其设置在所述基板上或上方，隔着所述杂质扩散区域的一方与所述栅电极对置，并含有使构成材料原有的晶格常数变化的第三杂质。
11.根据权利要求10所述的半导体装置，其特征在于，所述第一杂质是n型杂质，所述第三杂质是使所述虚设栅电极的晶格常数减小的杂质。
12.根据权利要求11所述的半导体装置，其特征在于，所述虚设栅电极由多晶硅构成，所述第三杂质是碳。
13.根据权利要求10所述的半导体装置，其特征在于，所述第一杂质是p型杂质，所述第三杂质是使所述虚设栅电极的晶格常数变大的杂质。
14.根据权利要求13所述的半导体装置，其特征在于，所述虚设栅电极由多晶硅构成，所述第三杂质是锗或者锡。
15.根据权利要求10所述的半导体装置，其特征在于，在所述杂质扩散区域中的位于所述虚设栅电极侧下方的区域，含有所述第三杂质。
16.根据权利要求10～15中任意一项所述的半导体装置，其特征在于，所述虚设栅电极设置在所述元件分离区域以及所述活性区域上或者上方。
17.一种半导体装置，具有形成了活性区域的基板；形成在所述基板上，包围所述活性区域的元件分离区域；形成在所述活性区域上的栅极绝缘膜；设置在所述栅极绝缘膜之上的栅电极；形成在所述活性区域中的位于所述栅电极两侧方的区域，并包含具有导电型的第一杂质的杂质扩散区域；和虚设栅电极，其设置在所述基板上或上方，隔着所述杂质扩散区域的一方与所述栅电极对置，并含有使构成材料原有的晶格常数变化的第二杂质。
18.根据权利要求17所述的半导体装置，其特征在于，所述第一杂质是n型杂质，所述第二杂质是使所述虚设栅电极的晶格常数变小的杂质。
19.根据权利要求17所述的半导体装置，其特征在于，所述第一杂质是p型杂质，所述第二杂质是使所述虚设栅电极的晶格常数变大的杂质。
20.一种半导体装置的制造方法，包括工序a，在基板上形成元件分离区域；工序b，在被所述元件分离区域包围的、形成在所述基板内的活性区域上形成栅极绝缘膜；工序c，从所述栅极绝缘膜上跨过所述元件分离区域上，形成栅电极；工序d，使所述栅电极中的位于所述元件分离区域上的第一部分，含有比所述栅电极中的位于所述活性区域上的第二部分大的应力；和工序e，在所述活性区域中的位于所述栅电极两侧方的区域，形成包含具有导电性的第一杂质的杂质扩散区域。
21.根据权利要求20所述的半导体装置的制造方法，其特征在于，通过在所述工序d中，对所述栅电极的所述第一部分选择性地注入使所述栅电极的晶格常数变化的第二杂质，使其含有比所述栅电极的所述第二部分大的应力。
22.根据权利要求21所述的半导体装置的制造方法，其特征在于，在所述工序c中，对图案形成后的所述栅电极注入剂量比在所述工序d中所注入的所述第二杂质的剂量小的所述第二杂质。
23.根据权利要求21所述的半导体装置的制造方法，其特征在于，所述第二杂质是不具有导电型的杂质。
24.根据权利要求21所述的半导体装置的制造方法，其特征在于，所述第一杂质是n型杂质，所述第二杂质是使所述栅电极的晶格常数变大的杂质。
25.根据权利要求21所述的半导体装置的制造方法，其特征在于，所述第一杂质是p型杂质，所述第二杂质是使所述栅电极的晶格常数变小的杂质。
26.根据权利要求20～25中任意一项所述的半导体装置的制造方法，其特征在于，还包括工序f，在所述栅电极的侧方，形成包含使构成材料原有的晶格常数变化的第三杂质的虚设栅电极，在所述工序e中，在所述虚设栅电极与所述栅电极之间形成所述杂质扩散区域。
27.一种半导体装置的制造方法，包括工序a，在具有活性区域的基板上，形成包围所述活性区域的元件分离区域；工序b，在所述活性区域上形成栅极绝缘膜以及栅电极；工序c，至少在所述活性区域的一部分上或者上方、所述栅电极的侧方，形成含有使构成材料原有的晶格常数变化的第一杂质的虚设栅电极；和工序d，在所述活性区域中的位于包括所述栅电极和所述虚设栅电极之间区域的所述栅电极两侧方的区域，形成包含具有导电型的第二杂质的杂质扩散区域。
28.根据权利要求27所述的半导体装置的制造方法，其特征在于，所述工序c包括工序c1，在所述基板的上方形成栅极材料膜；工序c2，图案形成所述栅极材料膜，在所述栅电极的侧方形成所述虚设栅电极；和工序c3，至少在所述虚设栅电极中导入使所述栅极材料膜的晶格常数变化的所述第一杂质，所述工序c2与所述工序b同时进行。
29.根据权利要求28所述的半导体装置的制造方法，其特征在于，在所述工序c3中，对所述活性区域中所述栅电极与所述虚设栅电极之间、位于所述虚设栅电极附近的部分，也导入所述第一杂质，形成拉伸杂质区域，在所述工序d中，在包含所述拉伸杂质区域的所述活性区域形成所述杂质扩散区域。
30.根据权利要求27所述的半导体装置的制造方法，其特征在于，所述工序c包括工序c4，在所述基板的上方形成栅极材料膜；工序c5，在所述栅极材料膜的一部分中导入使所述栅极材料膜的晶格常数变化的所述第一杂质；和工序c6，图案形成所述栅极材料膜，形成包含所述第一杂质的所述虚设栅电极，所述工序c6与所述工序b同时进行，并且，在所述工序b中形成的所述栅电极，由所述栅极材料膜中在所述工序c5没有注入所述第一杂质的部分构成。
31.根据权利要求27所述的半导体装置的制造方法，其特征在于，所述第二杂质是n型杂质，所述第一杂质是使所述栅极材料膜的晶格常数变小的杂质。
32.根据权利要求27～30中任意一项所述的半导体装置的制造方法，其特征在于，所述第二杂质是p型杂质，所述第一杂质是使所述栅极材料膜的晶格常数变大的杂质。
全文摘要
本发明提供一种不使栅极绝缘膜劣化，而提高了载流子移动性的MISFET。在MISFET中，对栅电极(5)中的设置在元件分离区域上的部分(25a)导入使晶格常数变化的杂质。以栅电极(5)的部分(25)为起点，对沟道区域施加使载流子移动性提高的方向的应力。
文档编号H01L21/822GK1901194SQ20061010552
公开日2007年1月24日 申请日期2006年7月14日 优先权日2005年7月20日
发明者平濑顺司, 柁谷敦宏 申请人:松下电器产业株式会社