专利名称：半导体存储装置及其制造方法
技术领域：
本发明涉及具有单元晶体管的半导体存储装置及其制造方法，尤其涉及每一单元存储多个位信息的半导体存储装置及其制造方法。
背景技术：
在以往的半导体存储装置中，已知有图8所示的具有单元晶体管的非易失性半导体存储装置(以往例1)。在以往例1的非易失性半导体存储装置中，在具有多个非易失性存储单元的AND型的闪光存储器中，将多个浮置栅电极106G的各自的剖面形状形成为比第1电极104G高的凸状，其中，所述多个非易失性存储单元具有多个第1电极104G、与之交叉的多个字线105、和在多个第1电极104G的邻接间、多个字线105在平面上重叠的部分配置的多个浮置栅电极106G(参照专利文献1)。
在以往例1的非易失性半导体存储装置的制造方法中，包含以下工序(a)在半导体衬底101S上经由第1绝缘膜108堆积第1电极104G形成用的导体膜的工序；(b)在第1电极104G形成用的导体膜上堆积第2绝缘膜110的工序；(c)在第2绝缘膜110上堆积第3绝缘膜(未图示)的工序；(d)通过对第1电极104G形成用的导体膜、第2绝缘膜110及第3绝缘膜(未图示)进行图形加工，形成第1电极104G、第2绝缘膜110及第3绝缘膜(未图示)的叠层图形的工序；(e)在第1电极104G的侧面形成第4绝缘膜116的工序；(f)在第1电极104G、第2绝缘膜110及第3绝缘膜(未图示)的叠层图形的邻接间的半导体衬底101S上形成第4绝缘膜115的工序；(g)在半导体衬底101S上堆积第3电极106G形成用的导体膜从而埋入第1电极104G、第2绝缘膜110及第3绝缘膜(未图示)的叠层图形的邻接间的工序；(h)通过实施利用各向异性干式蚀刻处理而进行的回蚀(etch back)处理或化学机械抛光处理来除去第3电极106G形成用的导体膜，并在第1电极104G、第2绝缘膜110及第3绝缘膜(未图示)的叠层图形的邻接间相对于第1电极104G而自我匹配地形成第3电极106G形成用的导体膜的图形，从而第3电极106G形成用的导体膜残留在第1电极104G、第2绝缘膜110及第3绝缘膜(未图示)的叠层图形的邻接间的工序；(i)除去第3绝缘膜(未图示)的工序；(j)在半导体衬底101S上堆积第6绝缘膜118的工序；(k)在第6绝缘膜118上堆积第2电极105形成用的导体膜的工序；(1)通过对第2电极105形成用的导体膜进行图形加工，形成多个第2电极105的工序；(m)以多个第2电极105为掩模，对第3电极106G形成用的导体膜的图形进行图形加工，由此相对于第2电极105自我匹配地形成比第1电极104G高的剖面凸状的多个第3电极106G的工序。
另外，在以往的半导体存储装置中，已知有图9及图10所示的非易失性半导体存储装置(以往例2)。在以往例2的非易失性半导体存储装置中具有如下的半导体存储装置，即在存储单元中，具备第1扩散区域207a及第2扩散区域207b，其相互间隔地并设在衬底201表面；选择栅203a，其经由绝缘膜202配置在第1扩散区域207a及第2扩散区域207b之间的区域的衬底201上；第3扩散区域(图9的221)，其沿与选择栅203a交叉的方向延伸而配置在单元区域外的选择栅203a下的衬底201表面，在第1扩散区域207a和选择栅203a之间的第1区域、及第2扩散区域207b和选择栅203a之间的第2区域，具有经由绝缘膜205配置的浮置栅206a、和经由绝缘膜208配置在浮置栅206a上的控制栅211，由第1扩散区域207a、浮置栅206a、控制栅211、选择栅203a构成了第1单位单元，由第2扩散区域207b、浮置栅206a、控制栅211、选择栅203a构成了第2单位单元(参照专利文献2)。通过对选择栅203a施加正电压，在单元区域内的选择栅203a下的衬底201表面形成反转层220。
根据以往例2的非易失性半导体存储装置，与以往例1的非易失性半导体存储装置相比，形成为如下的结构，即通过将选择栅203a下的沟道形成为漏极并读出，而在不借助一方的单位单元的非对象存储节点的情况下读出夹着选择栅203a而与非对象存储节点对置独立的另一方的单位单元的目标存储节点，从而有利于实现存储单元的高密度化、装置的小型化。
参照
以往例2的非易失性半导体存储装置的制造方法。图11～图14是示意地表示了以往例2的非易失性半导体存储装置的制造方法的工序剖面图。
首先，在衬底201上形成了元件隔离区域(未图示)后，在衬底201的单元区域上形成阱(well)(未图示)，然后，形成第3扩散区域(图9的221)，然后，在衬底201上形成绝缘膜202(例如，硅氧化膜)，在绝缘膜202上形成选择栅膜203(例如，多晶硅膜)，在选择栅膜203上形成绝缘膜204(例如，硅氮化膜)，在绝缘膜204上形成绝缘膜212(例如，硅氧化膜)，在绝缘膜212上形成绝缘膜213(例如，硅氧化膜)(步骤A1，参照图11(A))。接着，在绝缘膜213上形成用于形成选择栅203a的光致抗蚀剂(未图示)，以该光致抗蚀剂为掩模，选择性地刻蚀绝缘膜213、绝缘膜212、绝缘膜204、选择栅膜(图11(A)的203)、及绝缘膜220，由此形成选择栅203a，然后，除去该光致抗蚀剂(步骤A2，参照图11(B))。接着，至少在衬底201及选择栅203a的露出面形成绝缘膜205(例如，硅氧化膜)(步骤A3，参照图11(C))。
接着，在衬底整个面堆积浮置栅膜206(例如，多晶硅膜)(步骤A4，参照图12(D))。接着，通过回蚀浮置栅膜(图12(D)的206)，在选择栅203a、绝缘膜204、绝缘膜212、及绝缘膜213的侧壁形成侧壁状的浮置栅206a(步骤A5，参照图12(E))。接着，以绝缘膜213和浮置栅206a为掩模，对衬底201进行离子注入，由此自调整地形成第1扩散区域207a及第2扩散区域207b(步骤A6，参照图12(F))。
接着，在衬底整个面堆积绝缘膜209(例如，CVD硅氧化膜)(步骤A7，参照图13(G))。接着，利用CMP法，以绝缘膜213为挡件(stopper)，使绝缘膜209平坦化(步骤A8，参照图13(H))。接着，选择性地部分除去绝缘膜209(步骤A9，参照图13(I))。
接着，选择性地部分除去绝缘膜(图13(I)的213)(步骤A10，参照图14(J))。接着，选择性地部分除去绝缘膜212(也包含绝缘膜209的一部分)(步骤A11，参照图14(K))。还有，在除去绝缘膜212时，也除去绝缘膜209的一部分。接着，在衬底整个面形成绝缘膜208(例如，ONO膜)(步骤A12，参照图14(L))。
然后，在衬底整个面，堆积控制栅膜(例如，多晶硅)，形成用于形成字线的光致抗蚀剂(未图示)，以该光致抗蚀剂为掩模，选择性地除去控制栅膜、绝缘膜208、浮置栅206a，由此形成带状的控制栅211、及岛状的浮置栅206a，然后，除去该光致抗蚀剂(步骤A13，参照图10)。由此，形成具有存储单元的半导体存储装置。
参照
以往例2的非易失性半导体存储装置的读出动作。图15是用于说明以往例2的半导体存储装置的读出动作(浮置栅未蓄积电子的状态时的读出动作)的示意图。
参照图15可知，在读出动作中，在浮置栅206a未蓄积电子的状态(消去状态；阈值电压低，ON单元)下，通过对控制栅211、选择栅203a、第3扩散区域(图9的221)施加正电压，电子e从第2扩散区域207b在浮置栅206a正下方的沟道中飞越并且在形成于选择栅203a下的反转层220中飞越，移动到第3扩散区域(图9的221)。另一方面，在浮置栅206a蓄积了电子的状态(写入状态；阈值电压高，OFF单元)下，即使对控制栅211、选择栅203a、第3扩散区域(图9的221)施加正电压，由于在浮置栅206a下没有沟道，所以电子e也不流动(未图示)。通过电子e是否流动来判断数据(0/1)，由此进行读出。
专利文献1日本特开2005-85903号公报专利文献2美国专利申请公开第2005/0029577号说明书专利文献3日本特开平11-354742号公报在以往例2的非易失性半导体存储装置的制造方法中，由于用回蚀形成浮置栅206a(参照图12(E))，所以形成为侧壁状，浮置栅206a在绝缘膜204的靠近侧壁面的上端部具有立起的角部206b(参照图10)。如果在浮置栅206a具有如此的角，则在读出动作时，施加给控制栅211的低电压在浮置栅206a的角部集中电场(参照图16)，从而电子被从浮置栅拉拔到控制栅(参照图17)。另外，浮置栅206a由于容易被回蚀(参照图12(E))的偏差左右，所以有浮置栅206a的形状及高度(角部206b的位置)产生偏差之患。尤其，浮置栅206a的侧壁状的曲面中的上端附近，与下端附近相比，容易被回蚀的偏差左右，容易受到回蚀的损伤。因此，有动作上的可靠性降低之患。
发明内容
本发明的主要目的是提高动作上的可靠性。
本发明的第1技术方案提供一种半导体存储装置的制造方法，其特征在于，包括在衬底上的选择栅的侧壁经由绝缘膜形成侧壁状的浮置栅的工序；使所述浮置栅的上端部平坦化的工序。
在本发明的所述半导体存储装置的制造方法中，优选，在形成所述浮置栅的工序中，在衬底上经由第1绝缘膜形成选择栅，并且在所述选择栅上从下依次形成第2绝缘膜、第3绝缘膜、第4绝缘膜、第5绝缘膜，且，至少在所述选择栅间的区域的所述衬底上、及在所述选择栅的侧壁面形成有第6绝缘膜的衬底的所述第6绝缘膜上，堆积第2半导体膜，并利用回蚀，至少在所述5第绝缘膜、所述第4绝缘膜、所述第3绝缘膜、所述第2绝缘膜、及所述选择栅的两侧，形成侧壁状的浮置栅，在使所述浮置栅的上端部平坦化的工序中，除去所述5第绝缘膜。
在本发明的所述半导体存储装置的制造方法中，优选，在形成所述浮置栅的工序之前，包括在所述衬底上，从下依次形成第1绝缘膜、第1半导体膜、第2绝缘膜、第3绝缘膜、第4绝缘膜、第5绝缘膜的工序；通过选择性地刻蚀规定区域的、所述5第绝缘膜、所述第4绝缘膜、所述第3绝缘膜、所述第2绝缘膜、及所述第1半导体膜，形成选择栅的工序；至少在所述选择栅间的区域的所述衬底上、及所述选择栅的侧壁面形成第6绝缘膜的工序，在形成所述浮置栅的工序和使所述浮置栅的上端部平坦化的工序的之间，包括以所述5第绝缘膜和所述浮置栅为掩模，通过离子注入，自调整地在衬底表面形成第1及第2扩散区域的工序；在相邻的所述浮置栅间、所述第1及第2扩散区域上埋入第7绝缘膜的工序，在使所述浮置栅的上端部平坦化的工序之后，包括除去所述第4绝缘膜及所述第3绝缘膜的工序；在衬底整个面形成第8绝缘膜的工序；在所述第8绝缘膜上形成控制栅的工序。
在本发明的所述半导体存储装置的制造方法中，优选，在使所述浮置栅的上端部平坦化的工序中，利用CMP法，以所述第4绝缘膜为CMP挡件，使所述第7绝缘膜及所述浮置栅的上端面平坦化。
本发明的第2技术方案提供一种半导体存储装置，其特征在于，具备选择栅，其配置在衬底上的第1区域；第1及第2浮置栅，其配置在与所述第1区域邻接的第2区域；第1及第2扩散区域，其设置在与所述第2区域邻接的第3区域；控制栅，其配置在所述第1及第2浮置栅上，所述第1及第2浮置栅的上端面平坦。
在本发明的所述半导体存储装置中，优选，所述第1及第2浮置栅具有利用回蚀而形成的侧壁面，所述浮置栅的上端面利用CMP而平坦化。
(发明效果)根据本发明，通过使浮置栅的上端面平坦化，第8绝缘膜的可靠性提高。另外，能够降低因回蚀而造成的浮置栅的剖面形状及高度的偏差，大幅度降低单元电容比的制造偏差。尤其，由于除去浮置栅的上端部的尖的部分(最容易因回蚀而受到损伤的部分)，所以能够大幅度降低单元电容比的制造偏差。进而，由于使浮置栅的上端面平坦化，所以即使对控制栅施加读出时的电压，在浮置栅和控制栅之间也不集中电场，从而不从浮置栅6a中拉拔电子。由此，动作上的可靠性提高。
图1是示意地表示本发明的实施方式1的半导体存储装置的结构的局部俯视图；图2是示意地表示本发明的实施方式1的半导体存储装置的结构(图1的)的X-X’间的局部剖面图；图3是示意地表示本发明的实施方式1的半导体存储装置的制造方法的第1工序剖面图；图4是示意地表示本发明的实施方式1的半导体存储装置的制造方法的第2工序剖面图；图5是示意地表示本发明的实施方式1的半导体存储装置的制造方法的第3工序剖面图；图6是示意地表示本发明的实施方式1的半导体存储装置的制造方法的第4工序剖面图；图7是示意地表示本发明的实施方式1的半导体存储装置的控制栅和浮置栅间的能带的状态的图；图8是示意地表示以往例1的半导体存储装置的结构的局部剖面图；图9是示意地表示以往例2的半导体存储装置的结构的局部剖面图；图10是示意地表示以往例2的半导体存储装置的结构的(图9的)Y-Y’间的局部剖面图；图11是示意地表示以往例2的半导体存储装置的制造方法的第1工序剖面图；图12是示意地表示以往例2的半导体存储装置的制造方法的第2工序剖面图；图13是示意地表示以往例2的半导体存储装置的制造方法的第3工序剖面图；图14是示意地表示以往例2的半导体存储装置的制造方法的第4工序剖面图；图15是用于说明以往例2的半导体存储装置的读出动作(浮置栅未蓄积电子的状态时的读出动作)的示意图；图16是示意地表示以往例2的半导体存储装置的控制栅和浮置栅间的电场的状态的图；图17是示意地表示以往例2的半导体存储装置的控制栅和浮置栅间的能带的状态的图。
图中1、201-衬底，2、202-绝缘膜(硅氧化膜、第1绝缘膜)，3、203-选择栅膜(多晶硅、第1半导体膜)，3a、203a-选择栅，4、204-绝缘膜(硅氮化物、第2绝缘膜)，5、205-绝缘膜(硅氧化膜、第6绝缘膜)，6、206-浮置栅膜(多晶硅、第2半导体膜)，6a、206a-浮置栅，7a、207a-第1扩散区域(局部(local)位线、N+扩散层)，7b、207b-第2扩散区域(局部位线、N+扩散层)，8、208-绝缘膜(ONO膜、第8绝缘膜)，9、209-绝缘膜(硅氧化膜、第7绝缘膜)，11、211-控制栅(字线、多晶硅)，12、212-绝缘膜(硅氧化膜、第3绝缘膜)，13、213-绝缘膜(硅氮化物、第4绝缘膜)，14-绝缘膜(硅氧化膜、第5绝缘膜)，21-第3扩散层，101S-半导体衬底，104G-第1电极，105-第2电极(字线)，105a-导体膜，105b-高熔点金属硅化物膜，106G-浮置栅电极(第3电极)，108-绝缘膜(第1绝缘膜)，109-绝缘膜(第4绝缘膜)，110-盖(cap)膜(第2绝缘膜)，113-绝缘膜，115-绝缘膜(第5绝缘膜)，116-绝缘膜(第4绝缘膜)，118-绝缘膜(第6绝缘膜)，NIS0-n型埋入区域，PW1-p型的阱，206b-角部。
具体实施例方式
(实施方式1)参照
本发明的实施方式1的半导体存储装置。图1是示意地表示本发明的实施方式1的半导体存储装置的结构的局部俯视图。图2是示意地表示本发明的实施方式1的半导体存储装置的结构(图1的)的X-X’间的局部剖面图。
实施方式1的半导体存储装置是每一单元存储2位信息的非易失性半导体存储装置。半导体存储装置具有衬底1、绝缘膜2、选择栅3a、绝缘膜4、绝缘膜5、浮置栅6a、第1扩散区域7a、第2扩散区域7b、绝缘膜8、绝缘膜9、控制栅11、第3扩散区域21(参照图1、2)。半导体存储装置的一个单位单元，如图1中1单点划线所示，由1个第2扩散区域7b(或第1扩散区域7a)、1个浮置栅6a、控制栅11和选择栅3a构成。半导体存储装置的2位单元以共用选择栅3a，线对称地配置2个单位单元的方式构成。
衬底1是P型硅衬底(参照图1、2)。绝缘膜2是设在选择栅3a和衬底1之间的选择栅绝缘膜(例如，硅氧化膜)(参照图2)。
选择栅3a是设在绝缘膜2上的导电膜(例如，多晶硅)(参照图1、2)。就选择栅3a而言，从相对于平面的法线方向看，多个梳齿部分从共用线(图1的横线部分)延伸。一方的选择栅3b的梳齿部分留有规定的间隔(相互啮合)而配置在另一方的选择栅3a的梳齿间隙。
绝缘膜4是设在选择栅3a上的绝缘膜(例如，硅氮化膜)(参照图2)。绝缘膜5是至少设在选择栅3a的侧壁及衬底1上、和浮置栅6a之间的隧道绝缘膜(例如，硅氧化膜)。
浮置栅6a是存储节点，经由绝缘膜5设在选择栅3a的两侧(参照图1、2)。浮置栅6a可以采用多晶硅。浮置栅6a的侧壁面是利用回蚀而形成为侧壁状的面，且与衬底1的上面(主面侧的面)大致垂直。浮置栅6a的上端面是利用CMP而平坦化的面(参照图2)。浮置栅6a的上端面与衬底1的上面(主面侧的面)大致平行。各浮置栅6a的上端面均匀化为相同的高度。如果从平面方向看，则浮置栅6a配置成岛状(参照图1)。
第1扩散区域7a及第2扩散区域7b是设在衬底1的规定区域(邻接的浮置栅6a之间)的n+型扩散区域，沿着选择栅3a(的梳齿部分)延伸的方向配置(参照图1、2)。第1扩散区域7a及第2扩散区域7b，按与选择栅3a的关系，在写入时成为单元晶体管的漏区域，在读出时成为源区域。第1扩散区域7a及第2扩散区域7b也称为局部位线。第1扩散区域7a及第2扩散区域7b的杂质浓度相同。
绝缘膜8是配置在浮置栅6a和控制栅11之间的绝缘膜(例如，是具有高绝缘性、比电容率高且适合薄膜化的硅氧化膜、硅氮化膜、由硅氧化膜构成的ONO膜)(参照图2)。绝缘膜9是配置在绝缘膜8和衬底1(的第1扩散区域7a及第2扩散区域7b)之间的绝缘膜(例如，是用CVD法成膜的硅氧化膜、或利用热氧化而形成的硅氧化膜(热氧化膜))(参照图2)。
控制栅11控制选择栅3a和第1扩散区域7a(第2扩散区域7b)之间的区域的沟道。控制栅11沿与选择栅3a的梳齿部分正交的方向延伸，且与选择栅3a立体交叉(参照图1、2)。控制栅11在与选择栅3a的交叉部与设在选择栅3a的上层绝缘膜8的上面接触(参照图2)。控制栅11经由绝缘膜5、浮置栅6a及绝缘膜8而设在选择栅3a的两侧(参照图2)。控制栅11由导电膜构成，例如可以采用多晶硅。也可以在控制栅11的表面设置高熔点金属硅化物(未图示)，形成低电阻化的结构。
第3扩散区域21是n+型扩散区域，在写入时成为单元晶体管的源区域，在读出时成为漏区域(参照图1)。第3扩散区域21在单元区域外，沿与选择栅3a的梳齿部分正交的方向延伸，且与选择栅3a立体交叉。第3扩散区域21在与选择栅3a的交叉部，形成在设于选择栅3a的下层的绝缘膜2正下方的衬底1的表层(未图示)。
还有，实施方式1的半导体存储装置的写入动作、读出动作、消去动作与以往例相同。
接着，参照
本发明的实施方式1的半导体存储装置的制造方法。图3～6是示意地表示本发明的实施方式1的半导体存储装置的制造方法的工序剖面图。
首先，在衬底1形成元件隔离区域(未图示)后，在衬底1的单元区域形成阱(未图示)，然后，形成第3扩散区域(图1的21)，然后，在衬底1上形成绝缘膜2(例如，硅氧化膜)，在绝缘膜2上形成选择栅膜3(例如，多晶硅膜)，在选择栅膜3上形成绝缘膜4(例如，硅氮化膜)，在绝缘膜4上形成绝缘膜12(例如，硅氧化膜)，在绝缘膜12上形成绝缘膜13(例如，硅氮化膜)，在绝缘膜13上形成绝缘膜14(例如，硅氧化膜)(步骤B1，参照图3(A))。此处，绝缘膜4成为选择栅(图2的3a)的盖膜。另外，绝缘膜13是成为CMP挡件的膜。另外，绝缘膜14是用于增大浮置栅(图2的6a)的高度的膜，在以往例2(参照图11(A))中没有该绝缘膜14。进而，绝缘膜12是在绝缘膜4和绝缘膜13为相同材质时成为蚀刻挡件的膜。
接着，在绝缘膜14上形成用于形成选择栅3a的光致抗蚀剂(未图示)，以该光致抗蚀剂为掩模，选择性地刻蚀绝缘膜14、绝缘膜13、绝缘膜12、绝缘膜4、选择栅膜(图3(A)的3)及绝缘膜2，由此形成选择栅3a，然后，除去该光致抗蚀剂(步骤B2，参照图3(B))。
接着，至少在衬底1及选择栅3a的露出面形成绝缘膜5(例如，硅氧化膜)(步骤B3，参照图3(C))。
接着，在衬底整个面堆积浮置栅膜6(例如，多晶硅膜)(步骤B4，参照图4(D))。
接着，通过回蚀浮置栅膜(图4(D)的6)，在选择栅3a、绝缘膜4、绝缘膜12、绝缘膜13及绝缘膜14的侧壁形成侧壁状的浮置栅6a(步骤B5，参照图4(E))。
接着，以绝缘膜14和浮置栅6a为掩模，对衬底1进行离子注入，由此自调整地形成第1扩散区域7a、第2扩散区域7b(步骤B6，参照图4(F))。
接着，在衬底整个面堆积绝缘膜9(例如，CVD硅氧化膜)(步骤B7，参照图5(G))。
接着，利用CMP法，以绝缘膜13为挡件，使绝缘膜9及浮置栅6a的上面平坦化(步骤B8，参照图5(H))。此时，除去绝缘膜14整体。由此，各浮置栅6a的上端面均匀化为相同的高度，且与衬底1的上面(主面侧的面)大致平行。
接着，选择性地局部除去绝缘膜9(步骤B9，参照图5(I))。还有，为了浮置栅6a的上端面不到受到损伤，绝缘膜9的局部除去优选是利用湿式蚀刻而进行的除去。
接着，选择性地除去绝缘膜(图5(I)的13)(步骤B10，参照图6(J))。还有，为了浮置栅6a的上端面不到受到损伤，绝缘膜13的除去优选是利用湿式蚀刻而进行的除去。
接着，选择性地除去绝缘膜12(也包含绝缘膜9的一部分)(步骤B11，参照图6(K))。还有，在除去绝缘膜12时，也除去绝缘膜9的一部分。另外，为了浮置栅6a的上端面不到受到损伤，绝缘膜12的除去优选是利用湿式蚀刻而进行的除去。
接着，在衬底整个面形成绝缘膜8(例如，ONO膜)(步骤B12，参照图6(L))。
然后，在衬底整个面堆积控制栅膜(例如，多晶硅)，形成用于形成字线的光致抗蚀剂(未图示)，以该光致抗蚀剂为掩模，选择性地除去控制栅膜、绝缘膜8、浮置栅6a，由此形成带状的控制栅11、及岛状的浮置栅6a，然后，除去该光致抗蚀剂(步骤B13，参照图2)。由此，形成浮置栅6a的上端面平坦化的半导体存储装置。
根据实施方式1，通过使浮置栅6a的上端面平坦化，绝缘膜8的可靠性提高。另外，能够降低因回蚀而造成的浮置栅6a的剖面形状及高度的偏差，大幅度降低单元电容比的制造偏差。尤其，由于除去浮置栅6a的上端部的尖的部分(最容易因回蚀而受到损伤的部分)，所以能够大幅度降低单元电容比的制造偏差。进而，由于使浮置栅6a的上端面平坦化，所以即使对控制栅施加读出时的电压，在浮置栅6a和控制栅11之间也不集中电场，从而不从浮置栅6a中拉拔电子。由此，动作上的可靠性提高。
权利要求
1.一种半导体存储装置的制造方法，其特征在于，包括在衬底上的选择栅的侧壁经由绝缘膜形成侧壁状的浮置栅的工序；使所述浮置栅的上端部平坦化的工序。
2.如权利要求1所述的半导体存储装置的制造方法，其特征在于，在形成所述浮置栅的工序中，在衬底上经由第1绝缘膜形成选择栅，并且在所述选择栅上从下依次形成第2绝缘膜、第3绝缘膜、第4绝缘膜、第5绝缘膜，且，至少在所述选择栅间的区域的所述衬底上、及在所述选择栅的侧壁面形成有第6绝缘膜的衬底的所述第6绝缘膜上，堆积第2半导体膜，并利用回蚀，至少在所述5第绝缘膜、所述第4绝缘膜、所述第3绝缘膜、所述第2绝缘膜、及所述选择栅的两侧，形成侧壁状的浮置栅，在使所述浮置栅的上端部平坦化的工序中，除去所述5第绝缘膜。
3.如权利要求2所述的半导体存储装置的制造方法，其特征在于，在形成所述浮置栅的工序之前，包括在所述衬底上，从下依次形成第1绝缘膜、第1半导体膜、第2绝缘膜、第3绝缘膜、第4绝缘膜、第5绝缘膜的工序；通过选择性地刻蚀规定区域的、所述5第绝缘膜、所述第4绝缘膜、所述第3绝缘膜、所述第2绝缘膜、及所述第1半导体膜，形成选择栅的工序；至少在所述选择栅间的区域的所述衬底上、及所述选择栅的侧壁面形成第6绝缘膜的工序，在形成所述浮置栅的工序和使所述浮置栅的上端部平坦化的工序的之间，包括以所述5第绝缘膜和所述浮置栅为掩模，通过离子注入，自调整地在衬底表面形成第1及第2扩散区域的工序；在相邻的所述浮置栅间、所述第1及第2扩散区域上埋入第7绝缘膜的工序，在使所述浮置栅的上端部平坦化的工序之后，包括除去所述第4绝缘膜及所述第3绝缘膜的工序；在衬底整个面形成第8绝缘膜的工序；在所述第8绝缘膜上形成控制栅的工序。
4.如权利要求2或3所述的半导体存储装置的制造方法，其特征在于，在使所述浮置栅的上端部平坦化的工序中，利用CMP法，以所述第4绝缘膜为CMP挡件，使所述第7绝缘膜及所述浮置栅的上端面平坦化。
5.一种半导体存储装置，其特征在于，具备选择栅，其配置在衬底上的第1区域；第1及第2浮置栅，其配置在与所述第1区域邻接的第2区域；第1及第2扩散区域，其设置在与所述第2区域邻接的第3区域；控制栅，其配置在所述第1及第2浮置栅上，所述第1及第2浮置栅的上端面平坦。
6.如权利要求5所述的半导体存储装置，其特征在于，所述第1及第2浮置栅具有利用回蚀而形成的侧壁面，所述第1及第2浮置栅的上端面利用CMP而平坦化。
7.如权利要求5或6所述的半导体存储装置，其特征在于，所述第1及第2浮置栅的上端面均匀化为相同的高度，且，与所述衬底的主面侧的面大致平行。
8.如权利要求6所述的半导体存储装置，其特征在于，所述浮置栅的侧壁面中的利用回蚀而形成的侧壁面与所述衬底的主面侧的面大致垂直。
全文摘要
一种半导体存储装置及其制造方法，其提高动作上的可靠性。具备选择栅(3a)，其配置在衬底(1)上的第1区域；浮置栅(6a)，其配置在与第1区域邻接的第2区域；第1及第2扩散区域(7a、7b)，其设置在与第2区域邻接的第3区域；控制栅(11)，其配置在浮置栅(6a)上，浮置栅(6a)的上端面平坦。
文档编号H01L27/115GK1953161SQ20061013618
公开日2007年4月25日 申请日期2006年10月13日 优先权日2005年10月18日
发明者真田和彦, 金森宏治 申请人:恩益禧电子股份有限公司