专利名称：制作沟槽半导体器件的方法及其结构的制作方法
技术领域：
本发明一般地涉及电子设备，更特别地，涉及制作半导体器件的方法及其结构。
背景技术：
过去，半导体工业利用各种方法和结构制作应用沟槽的半导体器件，该沟槽采用如二氧化硅的绝缘体作为衬里。这些加衬的沟槽(linedtrenches)具有各种各样的应用，诸如为金属氧化物半导体(MOS)场效应晶体管(FET)形成栅极绝缘体。一种特别的应用是用来形成功率MOS晶体管的栅极。这种MOS晶体管有时称作沟槽FET或TFET。
一种制作加衬的沟槽的方法使用两个不同的工艺步骤来形成绝缘体。在该沟槽的底部上形成二氧化硅或氧化物，然后沿着该沟槽的侧壁形成氧化物。在形成底部氧化物之后形成侧壁氧化物会在形成该底部氧化物时使该关键的沟槽侧壁暴露于多个处理步骤，而且导致在该侧壁与底部氧化物的界面增加应力。该增加的应力通常导致界面处的侧壁氧化物减薄。
制作加衬的沟槽的另一种方法同时在沟槽的底部和围绕该沟槽开口的沟槽的顶部形成厚氧化物。沟槽开口附近的氧化物被称作角氧化物(角氧化物)。在2004年2月17日网站IP.com公开的文章，IPCOM000021950D，题目为“Trench Power MOSFET Having LowGate Charge”的公开出版物公开了这种加衬沟槽的一个例子。沟槽的顶部的厚氧化物缩小在沟槽顶部的开口，通常使得很难在沟槽内形成导电材料。在沟槽顶部的氧化物生长还限制了能够形成在沟槽底部的氧化物的厚度。
因此，希望有一种加衬沟槽及其制造方法，便于在沟槽的底部形成厚氧化物、在后续处理步骤中保护沟槽的侧壁、减少最终器件内的应力、不阻碍用导电材料填充沟槽、不限制沟槽底部的氧化物的厚度。
发明内容
根据本发明的一个方面，提供一种制作沟槽半导体器件的方法，包括提供具有第一表面的半导体衬底；从第一表面向该半导体衬底内形成第一开口，其中第一开口具有侧壁和底部；在第一开口的侧壁和底部上形成第一二氧化硅层达到第一厚度；并且增加沿该底部的一部分第一二氧化硅层的所述第一厚度达到第二厚度，而基本上不增加位于侧壁上的第一二氧化硅层的所述第一厚度，其中所述第二厚度大于所述第一厚度。
根据本发明的另一方面，提供一种制作沟槽半导体器件的方法，包括提供具有第一表面的半导体衬底；从第一表面向该半导体衬底内形成第一开口，其中第一开口具有侧壁和底部；在该侧壁和该底部上形成第一二氧化硅层达到第一厚度；在该侧壁上的第一二氧化硅层上，但未在位于底部上的至少第一部分的第一二氧化硅层上，形成第一多晶硅层；并且增加第一部分的第一二氧化硅层的所述第一厚度达到第二厚度，而基本上不增加该侧壁上的第一二氧化硅层的所述第一厚度，其中所述第二厚度大于所述第一厚度。
根据本发明的再一方面，提供一种沟槽半导体器件，包括具有第一表面的半导体衬底；从第一表面向半导体衬底内延伸的开口，该开口具有侧壁和底部；和在该开口的侧壁上形成的第一厚度的和在该开口的底部上形成的第二厚度的第一二氧化硅层，其中所述第二厚度大于所述第一厚度。
图1说明了根据本发明的半导体器件的一部分的实施方式的放大截面部分；
图2说明了根据本发明说明制作图1半导体器件的方法的实施方式的早期阶段的一部分的图1的半导体器件一部分的放大截面；图3-图9说明了根据本发明说明制作图1半导体器件的方法的实施方式的后续阶段的一部分的图1的半导体器件一部分的放大截面；为了简单和清楚的说明，附图中的元件不必按比例绘制，并且在不同附图中的相同标记表示相同的元件。此外，为了简化说明书，公知的步骤和元件的说明和细节被忽略掉了。尽管在此该器件也许被解释为某种N沟或P沟器件，但是本领域普通技术人员应当理解，根据本发明互补器件也是可以的。为了附图的清楚，器件结构的掺杂区被说明为具有通常的直线边缘和精确的拐角。然而，本领域的技术人员理解，由于掺杂物的扩散和激活的缘故，掺杂区域的边缘通常不是直线的，并且拐角不是精确的角度。
具体实施例方式
图1说明了应用了氧化物衬里的沟槽如沟槽28、29、30的半导体器件10的一个示例性实施方式的一部分的放大截面图。用箭头以通常的方式指出沟槽28、29、30。器件10形成在具有第一表面或顶表面15的半导体衬底11上。形成沟槽28、29、30以具有第一厚度的、沿着沟槽28、29、30侧壁的氧化物41和大于第一厚度的第二厚度的、沿着沟槽28、29、30的底部的氧化物46。在侧壁上的氧化物41的厚度在氧化物46形成期间基本上保持相同的厚度，并且其比底部的氧化物46的厚度薄得多。此外，沟槽28-30的侧壁与接近沟槽28-30开口的表面15形成了大于90度的角。对于图1中说明的示例性实施方式，使用沟槽28、29、30以形成具有诸如晶体管25、26和27的多个互连垂直功率MOSFET单元的垂直功率MOSFET。具有多个互连单元的功率MOSFET对于本领域技术人员是公知的。用箭头以通常的方式标识晶体管25、26和27。在其它的实施方式中，可以使用任何的沟槽28-30作为单独的晶体管或其它类型的半导体器件的一部分。
图2说明了制作器件10的方法实施方式的早期阶段的一部分的器件10一部分的放大截面。该说明参考图1和图2。衬底11通常包括具有在衬底12的表面上形成的外延层13的块材半导体衬底12。然而，在某些实施方式中，可以不需要外延层13，而且器件10可以形成在块材半导体衬底12上。在这种情况下，表面15将是衬底12的顶表面。表面15的一部分可以被掺杂以形成衬底11内的掺杂区14。在优选实施方式中，块材衬底12是重掺杂N型，层13是轻掺杂N型，且区域14是P型。衬底11的区域20用来形成诸如晶体管25、26和27的晶体管和其它的有源和无源元件。衬底11的其他区域可以用于其它类型的器件。
第一隔离层17，典型地，二氧化硅形成于衬底11的表面15上。第一保护层18形成于层17的上面。在下文中将进一步看到，使用保护层18有助于形成氧化物41和46，并且有助于确保接近表面的沟槽28-30的开口的宽度等于或宽于远于该开口的沟槽28-30的宽度。这种配置有利于接下来在沟槽28-30内形成导电材料。用于层18的材料是限制氧扩散的材料，由此限制层18下面的任何层的氧化。尽管层18是以单层材料示出，但是它也可以是不同材料类型的分层结构。层17和18优选分别为二氧化硅和在氮化硅上覆盖氧化硅的叠层。通常在层18上应用一掩膜，没有示出，贯穿层18和氧化物17形成开口21以暴露区域21内的表面15的一部分。在下文中将进一步看到，随后将利用开口21形成场氧化物区域。
图3说明了制作半导体器件10的方法的实施方式在后续阶段的器件10一部分的放大截面图。掩膜31，由虚线说明，被应用于层18上，并且被图形化以具有形成沟槽28、29和30的开口。利用掩膜31中的开口形成贯穿层18、贯穿层17的开口，到衬底11内第一深度37，由此形成用于沟槽28、29和30的衬底11中的开口。作为本领域的公知常识，用于刻蚀层18和17的化学材料通常不同用于刻蚀衬底11的化学材料。在优选实施方式中，使用基于氟的各向异性的RIE类型蚀刻来蚀刻层17和18。衬底11内的用于沟槽28、29和30开口可以通过各种公知的技术来形成，诸如典型地使用氟或溴化学材料的反应离子刻蚀(RIE)或诸如波希法(Bosch process)的基于氟的技术。在优选实施方式中，深度37比区域14的深度更深。对于没有区域14的实施方式，深度37可以不同。去除掩膜31。
衬底11中的开口通常具有与贯穿层17和18的开口的边缘对齐的侧壁35。侧壁35的位置由沟槽28-30内的虚线说明。然后氧化侧壁35以形成从虚线延伸到侧壁35和底部36的硅中的氧化物34。
图4说明了形成半导体器件10的方法的实施方式在另一后续阶段的器件10的一部分的放大截面图。从侧壁35和底部36去除氧化物34，由此使侧壁35在层18下面后退或凹进。后退或凹进的量通常由氧化物34的厚度和去除的氧化物34的量决定。在优选实施方式中，形成氧化物34达到约100纳米的厚度，并且去除所有的氧化物34，导致侧壁35后退大约氧化物34的厚度的一半。在从侧壁35去除氧化物34期间，也从层18的下面且邻近穿过层18的开口去除层17的一部分。典型地，去除氧化物的工艺优于氧化，并且与紧邻氧化物34的部分层17一致，甚至在层17的下面延伸距离38。距离38通常大于氧化物34的厚度，并且可以为约100至1000纳米，优选为约150纳米。
去除层17的一部分也去除了接近表面15的侧壁35的一部分，使侧壁35的一部分形成接近或邻近并且特别是位于侧壁35和表面15的界面处的肩部39。肩部39与表面15形成非正交的交点，产生的内角40通常大于90度。层18下面的部分层17的去除使层18的一部分作为凸缘22悬在沟槽28-30的开口的上面。凸缘22经过侧壁35延伸且露出层18的下表面或底部表面19。层18的底切(undercutting)还在表面15形成了沟槽28、29和30的开口，其宽度比沿着侧壁35远离该开口的沟槽28、29和30的宽度更宽。形成肩部39有助于提供接近表面15的宽开口，便于形成包括后续的用导电材料填充的沟槽28-30的剩余元件。从表面19到侧壁35肩部39的长度通常为约150纳米。去除侧壁35的一部分还有助于在该处理的后面部分形成保护隔层。
因此，如在图3和图4的描述中所看到的，扩大和加深沟槽28-30的开口以在层18的下面和与贯穿层18的开口的边缘隔开的位置设置侧壁35。这个步骤还在侧壁35的顶部部分形成肩部，形成的沟槽28-30的开口比距离表面15远端的宽度更宽。在另一种实施方式中，可以增加沟槽28-30的宽度以延伸到层17下面，并且利用其它技术形成肩部39，诸如通过各向同性的硅蚀刻(湿法或干法)去除侧壁35的一部分。形成肩部39也有助于为后续沿着沟槽28-30的顶边缘生长保形氧化物提供低应力区域。
图5说明了在制造半导体器件10的方法的实施方式的另一后续阶段中的器件10的一部分的放大截面图。沿侧壁35，包括肩部39和底部36，形成第一二氧化硅层或氧化物41。典型地，氧化物41从层18的底表面19沿着肩部39、侧壁35延伸，并越过底部36。肩部39有助于为沿着肩部39，从而在沟槽28-30的顶部边缘形成氧化物41提供低应力区域。在该优选实施方式中，沿着侧壁35形成的第一部分氧化物41将作为垂直晶体管25、26和27的栅极氧化物。结果，氧化物41的厚度小，典型地，介于约50和100纳米之间，而且优选约55纳米。由于该肩部39的弧形形状，肩部39上面和表面15附近的氧化物41的部分也具有弧形形状，并且与表面15上的氧化物的厚度基本相同。氧化物41可以利用包括干法氧化或湿法氧化的各种公知技术形成。为了帮助后续形成厚氧化物46而基本上不增加应力或改变沿着侧壁35的氧化物41的厚度，在氧化物41上形成多晶硅层42，包括在肩部39、侧壁35和底部36上面形成多晶硅层42。在优选的实施方式中，在层18上，包括贯穿层18的开口的边缘上、在表面19上和氧化物41上形成多晶硅的保形层。一般地，形成多晶硅层42以具有约20到100纳米的厚度，并且优选地淀积到约50纳米的厚度。
图6说明了在制造半导体器件10的方法的实施方式的另一后续阶段中的器件10的一部分的放大截面图。之后，去除覆盖保护层18的层42的非垂直部分、凸缘22的边缘上的部分和底部36上的层42的非垂直部分，以露出沿着底部36的氧化物41的至少一部分。去除层42的量确保侧壁35和肩部39上的部分层42从氧化物41延伸不大于凸缘22的边缘。如图6中所说明的，层42保留在覆盖凸缘22的部分氧化物41上，由此覆盖了除了底部36上的一部分以外的所有氧化物41。虚线说明了从底部36去除的部分层42。一般地，利用各向异性反应离子蚀刻去除层42的该部分，在氧化物41位于包括肩部39的侧壁35上的部分上留下层42。
图7说明了在制造半导体器件10的方法的实施方式的另一后续阶段中的器件10的一部分的放大截面图。在层42和沿着底部36的氧化物41的露出部分上形成第二保护层44。一般地，用与层18相同的材料形成层44。直线说明了层18和层44之间的过渡。凸缘22的侧壁下方的凹进层42形成了基本上水平的层18的表面，没有在其上形成层44的层42。没有在凸缘22下方凹进层42的步骤，将不能在层18的侧壁上形成层44，而且层44的露出部分和氧化物41的顶部分将会暴露于后续的处理操作。去除层44的非垂直部分以露出沿着底部36的氧化物41的至少一部分。层44的去除部分由虚线说明。层44的一部分可以通过一般称为各向异性的间隔蚀刻的操作而被去除。利用定时的RIE蚀刻去除层44的一部分，以确保覆盖底部36的层44的所有的非垂直部分被去除。在该优选实施方式中，对去除层44的一部分的蚀刻定时，以去除超过预期沿着底部36的材料的大约50％。例如，如果层44被形成到约50纳米的厚度，则对去除蚀刻定时以去除约75纳米。
图8说明了在制作半导体器件10的方法的实施方式的另一后续阶段中器件10的一部分的放大截面图。沿着底部36的一部分的氧化物41的厚度被增加到第二厚度，以在沟槽28-30的底部中形成氧化物46。形成厚氧化物46的第二厚度而基本上不增加或改变氧化物41的第一厚度，该氧化物41沿着侧壁35，包括沿着肩部39和沿着表面15的层17。通过对沟槽28-30内露出的材料的进一步氧化来形成氧化物46。层18和44的剩余部分保护位于表面15和侧壁35，包括位于肩部39上的氧化物41，以便氧化物41的第一厚度和层17的厚度在厚氧化物46的形成过程中基本上不会改变。目标是不改变第一厚度，然而，本领域技术人员意识到总会有小的变化，诸如工艺变化，导致发生一些小的变化，妨碍了厚度保持精确不变。本领域技术人员还意识到氧化物也将在保护层18中的任何其它开口中生长，以形成场氧化物隔离区域。在优选实施方式中，使用采用氢源的湿法氧化增加氧化物41的露出部分的厚度以形成氧化物46。在优选实施方式中，一般地，对于大约230纳米的总厚度，增加厚度大约200纳米，但是在其它实施方式中可以或多或少地增加。在该优选实施方式中，在大约1000摄氏度下实现湿法氧化。形成沿着侧壁35，包括肩部39，覆盖氧化物41的保护层44和层42，起到多晶缓冲局部氧化(poly buffered locos)的作用，容易形成很厚的氧化物46，而不会在沟槽28-30的底部产生应力或位错。层42和44还在后续的操作的过程中保护氧化物41免受污染物和蚀刻剂的损害。在厚氧化物46的形成过程中，可以在开口21中形成场氧化物23。
图9说明了在制造半导体器件10的方法的实施方式的另一后续阶段中的器件10的一部分的放大截面图。去除层18和44，留下层42去保护氧化物41。可以利用各种公知的技术去除层18和44，优选利用湿法氮化物剥离操作诸如热磷酸来去除。
重新参考图1，在沟槽28-30内的剩余开口内形成导电材料。该导电材料可以是包括多晶硅、WSi、W或导电材料的组合的各种公知导电材料。在优选实施方式中，形成掺杂磷的多晶硅49的毯覆层(blanket layer)，覆盖层17，并且填充沟槽28-32内的开口的剩余部分。沟槽28-30内的多晶硅49的一部分接触层42，从而，层42作为多晶硅49的一部分而说明。之后，应用掩膜，并且从层17上去除位于层17上的多晶硅49的一部分，在沟槽28-30内留下多晶硅49的一部分，以作为晶体管25-27的栅极。典型地，去除层17上的多晶硅49的一部分，并且去除沟槽28-30内的该多晶硅的一部分，使得沟槽28-30内的多晶硅49的上表面低于层17的顶表面。然而，如沟槽29所说明的，多晶硅49可以伸出该沟槽并且覆盖该层17的表面。一般地，这种类型的结构用来制造对于多单元功率MOSFET的多个晶体管单元的所有栅极的电接触。形成该氧化物46基本上不会改变沿着侧壁35的氧化物41的厚度，有助于确保沟槽28-30的开口足够宽，以使多晶硅49填充沟槽28-30。不关闭沟槽28-30的开口，如通过氧化沟槽的顶部，便于形成填充沟槽28-30的多晶硅49。
典型地，在沟槽28和30内的多晶硅49的表面上形成氧化物层55，并且在伸出沟槽29的多晶硅49上形成氧化物56。本领域技术人员应当理解，在生长层55的步骤中，邻近层55的多晶硅49的一部分和层13的一部分也可能被氧化，从而增加在这些区域中的氧化物41的厚度。这种额外的氧化延伸氧化物41到层13和多晶硅49中的深度取决于层49在表面17下方凹进多少和氧化物层55的厚度。
之后，通常的处理是在衬底11上继续形成晶体管，诸如晶体管25-27或其它有源元件或无源元件。在图1中说明的举例实施方式中，在表面15上可以形成掺杂区域51、52和53，并且延伸进邻近氧化物41的衬底11中，以便形成用于晶体管25-27的源极区。之后，可以贯穿层17形成开口以制作对区域14以及掺杂区域51-53的电接触。在该优选实施方式中，在衬底11的第二表面上形成漏电极16以形成用于器件10的漏接触。
鉴于所有上述内容，显然公开了一种新型的器件及其制造方法。在其它特征中包含的是沿着沟槽的侧壁，包括沿着沟槽开口附近的侧壁形成氧化物，以具有第一厚度，并且沿着沟槽的底部具有更大的厚度。沿着侧壁保持该厚度基本不变，产生了便于在沟槽内形成导电材料的较宽的开口。沿着侧壁保持该厚度基本不变，还有利于形成保护层，以在后续除了操作的过程中保护该氧化物。
尽管采用具体的优选实施方式描述了本发明的主题，但是对于半导体领域的技术人员来说，明显将有很多选择和变化。本领域的一般技术人员应当理解，所说明的步骤仅仅是举例，而且只构成在半导体衬底11上形成器件10所需的处理步骤的一部分。此外，本领域的技术人员应当理解，可以忽略层42。在这种情况中，层44将代替层42填满凸缘22下面的空间。
权利要求
1.一种制作沟槽半导体器件的方法，包括提供具有第一表面的半导体衬底；从第一表面向该半导体衬底内形成第一开口，其中第一开口具有侧壁和底部；在第一开口的侧壁和底部上形成第一二氧化硅层达到第一厚度；并且增加沿该底部的一部分第一二氧化硅层的所述第一厚度达到第二厚度，而基本上不增加位于侧壁上的第一二氧化硅层的所述第一厚度，其中所述第二厚度大于所述第一厚度。
2.如权利要求1的方法，其中形成所述第一开口包括在第一表面上形成第二二氧化硅层，在第二二氧化硅层上形成保护层，并且贯穿该保护层而且贯穿第二二氧化硅层形成第一开口。
3.如权利要求2的方法，其中形成所述第一开口包括底切该保护层第一距离，使得该侧壁的一部分延伸到该保护层的下面。
4.如权利要求3的方法，其中在所述侧壁上形成第一二氧化硅层包括在位于保护层下面的一部分侧壁上形成第一二氧化硅层。
5.一种制作沟槽半导体器件的方法，包括提供具有第一表面的半导体衬底；从第一表面向该半导体衬底内形成第一开口，其中第一开口具有侧壁和底部；在该侧壁和该底部上形成第一二氧化硅层达到第一厚度；在该侧壁上的第一二氧化硅层上，但未在位于底部上的至少第一部分的第一二氧化硅层上，形成第一多晶硅层；并且增加第一部分的第一二氧化硅层的所述第一厚度达到第二厚度，而基本上不增加该侧壁上的第一二氧化硅层的所述第一厚度，其中所述第二厚度大于所述第一厚度。
6.如权利要求5的方法，其中在所述侧壁上形成第一二氧化硅层包括在与第一表面的交点附近，形成第二部分的第一二氧化硅层以具有弧形形状。
7.如权利要求6的方法，其中增加第一部分的第一二氧化硅层的第一厚度达到第二厚度包括在位于所述侧壁上的第一多晶硅层上，包括在覆盖所述弧形形状的第一多晶硅层上，形成保护层，去除所述底部上的一部分第一多晶硅层以露出第一二氧化硅层的所述第一部分，并且氧化所述第一部分的第一二氧化硅层，而未氧化位于所述侧壁上包括该弧形形状上的第一二氧化硅层。
8.如权利要求5的方法，其中从所述第一表面向半导体衬底内形成第一开口包括在第一表面上形成第二二氧化硅层，在第二二氧化硅层上形成保护层，并且贯穿该保护层和贯穿第二二氧化硅层形成第一开口，而且底切该保护层第一距离以形成具有弧形形状的一部分所述侧壁。
9.一种沟槽半导体器件，包括具有第一表面的半导体衬底；从第一表面向半导体衬底内延伸的开口，该开口具有侧壁和底部；和在该开口的侧壁上形成的第一厚度的和在该开口的底部上形成的第二厚度的第一二氧化硅层，其中所述第二厚度大于所述第一厚度。
10.如权利要求9的所述沟槽半导体器件，还包括第一二氧化硅层与第一表面相交，并且与第一表面之间形成小于90度的角。
全文摘要
在一种实施方式中，制作一种沟槽半导体器件，其沿着沟槽的侧壁具有第一厚度的氧化物，而且沿着该沟槽的底部的至少一部分具有更厚的厚度。
文档编号H01L29/423GK1956153SQ20061014238
公开日2007年5月2日 申请日期2006年10月11日 优先权日2005年10月24日
发明者戈登·M·格里瓦纳 申请人:半导体元件工业有限责任公司