专利名称：半导体器件的制造方法
技术领域：
本发明涉及半导体器件的制造方法。
背景技术：
市场不仅要求诸如移动电话、PDA(个人数字助理)、DVC(数字视频照相机)和DSC(数字照相机)的便携式电子器件的复杂性，还要求产品紧凑和轻便。高度集成的系统LSI(大规模集成)技术是满足这种市场需求的一个方案。
实现高度集成系统LSI的一个实例是高频双极性晶体管。为了使高频双极性晶体管具有更高的性能，提出了包含由硅-锗(SiGe)合金制造的基极层的异质结双极性晶体管。图1和2表示日本公开专利公布号4-179235中描述的包含SiGe合金基极层的常规异质结双极性晶体管的结构。
在图1中，将起集电极层作用的n--型层(取向生长层)102在p--型硅衬底(未示出)上取向生长，其中n+-型集电极嵌入层101布置在它们之间。蚀刻n--型层102，除去不需要的部分，仅留下需要的部分，例如与集电极层和集电极引线层对应的部分。在隔离区中形成沟槽。多晶硅膜104借助氧化物膜103嵌入沟槽中。集电极形成和隔离区嵌入后，用氧化物膜(内置氧化物膜)105使硅衬底表面成为平面。在该结构表面进一步取向生长基极和发射极。更具体地，在该结构表面取向生长起内基极层作用的p-型SiGe层(SiGe合金层)106。在p-型SiGe层106上以所述的顺序依次取向生长起发射极层作用的n-型硅层107和起发射极-触点层(发射极电极)作用的n+-型硅层108。用氧化物膜109作为掩模，蚀刻n+-型硅层108和n-型硅层107，以除去不需要的部分，留下诸如发射极对应部分的有用部分。用氧化物膜(侧壁膜)110和氧化物膜109作掩模，并且将起内基极层作用的区域周围的p-型SiGe层106的保留部分蚀刻到预定深度。在围绕p-型SiGe层106的部分上，通过选择性取向生长，形成起外基极层作用的p+-型SiGe层111。
在图2所示包括SiGe基极层的常规结构异质结双极性晶体管中，起发射极层作用的n-型硅层107具有倒T形截面，且发射极层107与发射极电极108间的接触面150位于侧壁膜110下表面160以上。结果，在发射极层107的较窄凸起下面形成发射极-基极结点部分。发射极-基极结点部分的宽度，即发射极层宽度We2大于n+-型硅层(发射极电极)108的宽度We1。
发明内容
为了制造具有更高性能的半导体器件(包括SiGe基极层的异质结双极性晶体管)，常规结构通过小型化n+-型硅层(发射极电极)108并减小宽度We1来减小发射极层宽度We2。然而，这需要采购和使用高精度曝光装置，增加了半导体器件的制造成本。
本发明一个方面是一种半导体器件的制造方法。该方法包括第一步骤在包含被隔离膜包围的活性区的半导体衬底上形成导电层和起基极层作用的硅膜；第二步骤在活性区上面的硅膜上形成含第一杂质的发射极电极；第三步骤用发射极电极作掩模，部分地蚀刻硅膜；第四步骤形成完全覆盖半导体衬底的绝缘膜，然后内腐蚀绝缘膜，形成覆盖发射极电极侧面的侧壁膜；第五步骤在导电层和硅膜中引入第二杂质，使第二杂质到达活性区，形成在部分导电层和部分硅膜中含第二杂质的杂质区；和第六步骤将发射极电极中所含的第一杂质扩散到硅膜表面中，在硅膜中形成含第一杂质的第一区和不含第一杂质的第二区。第三步骤包括形成倒T形的硅膜，使得当第四步骤完成时，第一区与发射极电极间的接触面位于侧壁膜下表面上。第六步骤包括在硅膜中形成第一和第二区，使至少部分第二区位于导电层与侧壁膜之间，并与导电层和侧壁膜同时接触。
本发明另外的一个方面是一种半导体器件的制造方法。该方法包括第一步骤在包括被隔离膜包围的活性区的半导体衬底上形成有开口的保护膜，该活性区具有布置在开口中的表面；第二步骤在保护膜开口中形成导电层和起基极层作用的硅膜；第三步骤在活性区上面的硅膜上形成含第一杂质的发射极电极；第四步骤用发射极电极作掩模，部分地蚀刻硅膜；第五步骤形成覆盖发射极电极侧面的侧壁膜；第六步骤在导电层和硅膜中引入第二杂质，使第二杂质到达活性区表面，形成在导电层和硅膜中的部分中含有第二杂质的杂质区；和第七步骤使发射极电极中所含第一杂质扩散到硅膜中，在硅膜中形成含第一杂质的第一区和不含第一杂质的第二区。第四步骤包括形成倒T形的硅膜，使得当第五步骤完成时，第一区与发射极电极间的接触面位于侧壁膜下表面以上。第七步骤包括在硅膜中形成第一和第二区，使至少部分第二区位于导电层与侧壁膜之间，并与导电层和侧壁膜同时接触。
本发明的其他方面和优点将从以下描述中并结合附图变得明显，并借助实施例举例说明本发明的原理。
本发明将与其目的和优点一起通过参考优选实施方案和附图的以下描述得到最好的理解，其中图1是包含SiGe合金基极层的常规异质结双极性晶体管剖面图；图2是图1的双极性晶体管的局部放大图；图3是根据本发明第一实施方案的半导体器件的剖面图；图4是图3的半导体器件的局部放大图；图5至13是描述图3的半导体器件的制造方法的剖面图；图14是根据本发明第二实施方案的半导体器件的剖面图；图15是根据本发明第三实施方案的半导体器件的剖面图；图16是图15的半导体器件的局部放大图；图17至29是描述图15的半导体器件的制造过程的剖面图；图30是根据本发明第四实施方案的半导体器件的剖面图；图31是根据图22的制造过程对应的比较例的半导体器件的剖面图；图32是根据本发明第五实施方案的半导体器件的剖面图；和图33至43是描述图32的半导体器件制造过程的剖面图。
具体实施例方式
根据本发明第一实施方案的半导体器件将参考图3和4描述。图3是作为本发明的半导体器件的一个实例的含SiGe合金基极层的异质结双极性晶体管的剖面图。图4是图3的半导体器件集中于发射极-基极区的局部放大图。
如图3所示，在起半导体衬底作用的p-型硅衬底1上形成了起集电极层作用的取向生长层2，并在部分取向生长层2上形成了实现STI(浅沟隔离)结构的隔离膜3。被隔离膜3包围的部分取向生长层2起到活性区A1的作用。活性区A1上形成起基极区作用的SiGe合金层4。SiGe合金层4上形成硅膜5和n-型扩散层6。n-型扩散层6起发射极层作用。n-型扩散层6通过在硅膜5的凸起70(见图9)上扩散n-型杂质形成。硅膜5在扩散n-型杂质前具有倒T形截面。在n-型扩散层6上形成多晶硅膜7a和硅化物膜11a。n-型扩散层6、多晶硅膜7a和硅化物膜11a由绝缘膜形成的侧壁膜9包围。n-型扩散层6与多晶硅膜7a之间的接触面50位于侧壁膜9下表面(底面)60的上面。部分硅膜5位于由绝缘膜形成的侧壁膜9与SiGe合金层4之间，并与侧壁膜9和SiGe合金层4同时接触。与基极区连接的p+扩散层10围绕硅膜5。在p+扩散层10表面上形成用作外基极层的低电阻层的硅化物膜11b。
在本发明中，导电层包括含p-型或n-型杂质的半导体层，以获得导电性。SiGe合金层4是导电层的一个实例。硅膜5是第二区的一个实例。n-型扩散层6是第一区的一个实例。多晶硅膜7a是发射极电极的一个实例。P+扩散层10是杂质区的一个实例。
下面参考图5至13描述第一实施方案制造半导体器件的过程。
在p-型硅衬底1上形成STI或类似结构的隔离膜3。然后，离子注入n-型杂质并活化以形成活性区A1(集电极层2)。例如，通过约500至4000keV的电子加速能渗入磷(P)，达到约3×1013至3×1015cm-2的浓度。
通过进行低压CVD(化学气相沉积)取向生长掺杂有浓度为约1×1019cm-3的硼(B)的硅-锗(SiGe)合金层4e和不含锗(Ge)的硅膜5e。SiGe合金层4e和硅膜5e的厚度优选分别控制在约10至100nm。
SiGe合金层4e中Ge的浓度可在整个层中均匀。作为选择，SiGe合金层4e可具有Ge浓度梯度分布，即Ge浓度从与硅膜5e接触侧向与集电极层2接触侧逐步增加。这种Ge浓度梯度分布缩短了电子迁移通过基极层的时间，使晶体管能以更高速度运行。这种情况下，优选的是接触硅膜5e侧的Ge浓度基本上为约0％，而接触集电极层2侧为约15至20％。
硅膜5e还可以SiGe合金层4e相同的方式掺杂硼，但并不是必须掺杂硼。
形成SiGe合金层4e前，可通过进行低压CVD取向生长不含硼的硅膜或不含硼的SiGe合金层。
通过进行光刻(lithography)形成抗蚀图案。通过进行干蚀刻去除硅膜5e和SiGe合金层4e的不必要部分。结果，在活性区A1上形成具有预定图案的用作基极区的SiGe合金层4和硅膜5。干蚀刻可在例如压力2.0Pa(15mT)；气体流量O2/HBr2/180ml/分钟(sccm)；和RF功率上限/下限250W/12W的条件下进行。
通过进行低压CVD形成掺杂有浓度为约1×1020cm-3或更高的n-型杂质的多晶硅膜7e。在多晶硅膜7e上形成氮化硅膜8e。砷(As)或磷(P)可用作n-型杂质。多晶硅膜7e的厚度优选控制在约100至300nm。氮化硅膜8e的厚度优选控制在约50至200nm。n-型杂质是第一杂质的一个实例。
通过进行光刻形成抗蚀图案。以所述次序依次干蚀刻形成氮化硅膜8e、多晶硅膜7e和硅膜5。优选控制干蚀刻，以将硅膜5加工成部分变薄。更具体说，干蚀刻到硅膜5完全除去，但在SiGe合金层4的整个表面上仍保留了硅膜5的状态下为止。结果，将硅膜5加工成具有带凸起70的倒T形截面。此外，通过蚀刻使硅膜5的暴露表面80a损伤，在暴露表面80a上形成损伤层。将多晶硅膜7e加工成多晶硅膜7a和侧壁膜7b，所述的多晶硅膜7a起发射极电极作用，所述的侧壁膜7b由多晶硅膜形成并且包围SiGe合金层4和硅膜5。将氮化硅膜8e加工成氮化硅膜8，并在蚀刻多晶硅膜7e时作为掩模。干蚀刻可在例如压力2.0Pa(15mT)；气体流量O2/HBr2/180ml/分钟(sccm)；和RF功率上限/下限250W/12W的条件下进行。
通过进行CVD形成作为绝缘膜的氧化硅膜。然后通过进行干蚀刻，内腐蚀(etch back)整个膜表面，使得由氧化硅膜形成的侧壁膜9包围氮化硅膜8、多晶硅膜7a和硅膜5的凸起70。硅膜5的表面80b进一步通过进行干蚀刻损伤，在表面80b上形成损伤层。氧化硅膜可通过例如在约720℃下加热四乙氧基硅烷(TEOS)和氧(O2)的混合物形成。氧化硅膜的厚度优选控制在约100至400nm。干蚀刻可在例如压力33Pa(250mT)；气体流量CHF3/CF4/Ar20/20/400ml/分钟(sccm)；和RF功率395W的条件下进行。
通过离子注入在氧化硅膜中离子注入硼。然后进行热处理，以活化该膜，并形成起外基极层作用的p+扩散层10。作为一个实例，可以约1至40keV的电子加速能量注入BF2，使浓度达到1×1014至5×1015cm-2。在这种离子注入条件下，离子不会穿过多晶硅膜7a上厚度为约50nm的氮化硅膜8。从而避免硼注入多晶硅膜7a中。硼是第二杂质的一个实例。
然后进行热处理，使多晶硅膜7a的n-型杂质扩散到硅膜5中，形成n-型扩散层6。结果在硅膜5中形成发射极-基极结点。用RTA(快速热退火)装置在1050℃下热处理约5至30秒。
硅膜5中的发射极层(n-型扩散层6)通过从多晶硅膜7a扩散n-型杂质形成。这种扩散通常不仅在该层的深度方向，也在其横向方向发生。有效发射极电极宽度会变得比多晶硅膜7a的宽度更大。然而，在本发明第一实施方案中，发射极层(n-型扩散层6)与发射极电极(多晶硅膜7a)的接触面50高于侧壁膜9的下表面60。因此侧壁膜9起到扩散阻挡层(barrier)作用，并且调节杂质在n-型扩散层6横向方向的扩散。结果，使发射极层宽度减小。
热处理后，用稀氢氟酸和磷酸去除基极电极(未示出)、发射极电极和集电极电极(未示出)上的氮化硅膜8。通过进行干蚀刻除去p+扩散层10(硅膜5)的部分表面。在过程5和6中于硅膜5的表面80a和80b上形成的蚀刻损伤(damages)(损伤层)被除去。干蚀刻可在例如压力166Pa(1250mT)；气体流量O2/CF4200/100ml/分钟(sccm)；和RF功率450W的条件下进行。干蚀刻条件的确定应使p+扩散层10(硅膜5)上的蚀刻损伤小于由过程5和6中采用的条件下进行的干蚀刻造成的蚀刻损伤。优选这种干蚀刻应控制在使p+扩散层10的去除深度为例如约10nm。换句话说，优选这种干蚀刻应控制在使p+扩散层10(硅膜5)表面层的去除厚度为例如约10nm。
硅膜5的表面80a上的蚀刻损伤(损伤层)可在过程5后去除，或硅膜5的表面80b上的蚀刻损伤(损伤层)可在过程6中进行干蚀刻后去除。然而，当在蚀刻损伤硅膜5时进行蚀刻损伤(损伤层)去除时，蚀刻损伤去除中硅膜5的膜厚减少量(总去除厚度)就会太大。例如，硅膜5的某些位置会被彻底除去，从而部分暴露SiGe合金层4。在这种情况下，硅化物膜的形成会在SiGe合金层4的暴露位置上受到抑制。结果，使形成的硅化物膜就不会有均匀的膜质量和均匀的膜厚度。优选在蚀刻损伤硅膜5的最后一个处理后进行蚀刻损伤(损伤层)去除。更优选仅进行一次蚀刻损伤去除，以除去从蚀刻损伤硅膜5的最后处理完成后到硅化物膜形成过程(下面的过程12)开始前期间的所有蚀刻损伤。
在多晶硅膜7a表面和p+扩散层10表面形成钴(Co)层。然后进行热处理形成硅化钴膜(硅化物膜)11a和11b。硅化物膜11a和11b的薄片电阻为约7Ω/□(平方)，远小于常规p+-型SiGe层(p+扩散层10)的100Ω/□的薄片电阻。因此内基极层与连接外基极层的基极电极(未示出)之间产生的寄生电阻减小。
在硅化物膜形成过程中，可形成钛(Ti)层代替钴层，以形成硅化钛膜。在这种情况下可获得相同的优点。
然后，虽然附图中未示出，但通过进行沉积，在半导体衬底表面形成诸如等离子体TEOS膜的夹层绝缘膜。在NPN晶体管的集电极电极、基极电极和发射极电极中形成接触用开口。此外，形成了由钛等构成的阻挡金属层和由铝或铝合金构成的导电层。这样完成了具有NPN晶体管的双极性晶体管的制造。
如图2所示，常规发射极-基极结点部分的宽度为We2。然而，在本发明第一实施方案中，通过加工具有常规结构内部相同尺寸的硅膜具有第一区和第二区。硅膜的第一区被选用为发射极层。发射极-基极结点在该发射极层底部形成。因此发射极-基极结点部分的宽度为We3。如此，硅膜与SiGe合金层之间边界表面的宽度(常规结构中的宽度We2)进一步减小。通过控制n-型杂质向硅膜5的扩散，可将发射极层结点部分的宽度基本上控制在等于宽度We1。结果，无需采购和使用高精度曝光装置就减小了发射极层的宽度。当发射极层宽度减小时，即当结点部分宽度变成等于We3或We1时，当与硅膜与SiGe合金层间边界表面的宽度为We2时比较，该结构用更小的电流实现了相同的电流密度。这样能使晶体管具有更低的功耗，最终使半导体器件具有更高的性能。
在第一实施方案中，硅膜5至少部分位于SiGe合金层4与侧壁膜9之间，并与SiGe合金层4和侧壁膜9同时接触。这样能使发射极-基极结点面积比常规结构(其中硅膜5还起到发射极层作用)中的发射极-基极结点面积更小。因此，该晶体管(半导体器件)具有比常规结构更小的结点面积和更小的结点容量。
硅膜5的第二区至少部分位于SiGe合金层4与侧壁膜9之间，以避免SiGe合金层4和侧壁膜9相互间直接接触。因此，可避免基极电流在SiGe合金层4与侧壁膜9的边界处再耦合。该方法能制造具有满意基极电流特性的半导体器件。
过程8(图12)后，进行在p+扩散层10表面形成硅化物膜的过程10(图14)。然而，优选至少在过程10前进行除去p+扩散层10表面上的损伤层的过程9(图13)。当在具有蚀刻损伤(损伤层)的p+扩散层10表面上形成硅化物膜时，会降低硅化物膜的膜质量，或改变硅化物膜在与蚀刻损伤(损伤层)相对应的位置的形状。具有这种膜质量变化或形状变化的硅化物膜的布线电阻(wiring resistance)会增加。然而，用本发明的制造方法可在已除去蚀刻损伤(损伤层)的p+扩散层10(硅膜5)表面形成硅化物膜。结果，使p+扩散层10上形成的硅化物膜的膜质量提高，且硅化物膜的布线电阻降低。
具体而言，优选去除p+扩散层10(硅膜5)表面上的蚀刻损伤(损伤层)的过程9仅进行一次，在硅化物膜形成过程前立即将所有蚀刻损伤一起除去。在这种情况下，制造过程的数量减少，且制造成本降低，并通过蚀刻损伤(损伤层)去除，进一步使p+扩散层10(硅膜5)的厚度损失最小化。这样消除了形成厚硅膜5的需要，即使在硅膜5很薄时，也能形成期望的p+扩散层10。这样进一步降低了制造成本。因此，该半导体器件具有更高的性能，并以更低的成本制造。
表1表示不同条件下形成的硅化物膜的薄片电阻的测量结果。这些条件包括(1)去除硅膜上的损伤后在硅膜上形成硅化物膜，(2)不去除硅膜上的损伤而在硅膜上形成硅化物膜，和(3)在未损伤的硅膜上形成硅化物膜。表1所示结果表明，在损伤的硅膜表面上形成的硅化物膜的薄片电阻相当高。损伤去除将硅化物膜的薄片电阻恢复到了与硅化物膜损伤前基本相同的水平。
表1
图14是根据本发明第二实施方案的含SiGe基极层的异质结双极性晶体管的元件的剖面图。第二实施方案与第一实施方案的不同点在于n-型扩散层6a的下表面位于SiGe合金层4中。硅膜5a是第二区的一个实例。n-型扩散层6a是第一区的一个实例。
n-型扩散层6a的下表面位于SiGe合金层4中。在这种情况下，起发射极层作用的n-型扩散层6a的下表面与集电极层2间的距离小于n-型扩散层6a下表面不在SiGe合金层4中时的距离。n-型扩散层6a的下表面与集电极层2间更短的距离缩短了电子从发射极层侧向集电极层迁移所花费的时间。这样能使晶体管高速运行。结果使半导体器件具有更高的性能。
为了制造第二实施方案的半导体器件，通过进行第一实施方案过程2中的低压CVD，形成了厚度为约30nm的硅膜5a，用过程8中的RTA装置在约1050℃下热处理约5秒。结果，使多晶硅膜7a的n-型杂质向集电极层2扩散约40nm，使n-型杂质穿过厚度为约30nm的硅膜5a，并且进入SiGe合金层4。在这种情况下，与n-型扩散层6a下表面(发射极-基极结点部分)不在SiGe合金层4中时(当n-型扩散层6a下表面位于硅膜5a中时)比较，发射极电极注入效率更高，且电流放大系数更高。这是因为当n-型扩散层6a下表面位于SiGe合金层4中时，SiGe合金层的禁带比硅膜的禁带窄，且防止从发射极层注入的电子进入基极层的势垒比n-型扩散层6a下表面位于硅膜5a中时小。在这种情况下，防止从发射极层注入的电子进入基极层的势垒比防止从基极层注入的正性空穴进入发射极层的势垒小。结果使发射极电极注入效率更高，且电流放大系数更高。这样能使半导体器件具有更高的性能。
下面参考图15和16描述根据本发明第三实施方案的半导体器件。
在图15中，在起半导体衬底作用的p形硅衬底31上形成作为集电极层的取向生长层32，并在部分取向生长层32上形成具有STI结构的隔离膜33。取向生长层32被隔离膜33包围的部分起活性区A1的作用。隔离膜33上布置了由氧化硅膜制成并具有开口A2的保护膜34。至少将活性区A1的表面布置在保护膜34的开口A2中。换句话说，不将保护膜34布置在活性区A1上。在保护膜34的开口A2中布置的活性区A1上形成用作基极区的SiGe合金层36a。SiGe合金层36a上形成硅膜37和n-型扩散层43。n-型扩散层43用作发射极层。n-型扩散层43通过在硅膜37的凸起70(参见图23)上扩散n-型杂质形成。n-型杂质扩散前的硅膜37具有倒T形截面。在n-型扩散层43上形成多晶硅膜38a和硅化物膜45a。n-型扩散层43、多晶硅膜38a和硅化物膜45a被绝缘膜形成的侧壁膜41包围。n-型扩散层43与多晶硅膜38a之间的接触面50高于侧壁膜41下表面60。部分硅膜37位于由绝缘膜形成的侧壁膜41与SiGe合金层36a之间，并与侧壁膜41和SiGe合金层36a同时接触。与基极区连接的p+扩散层42a围绕硅膜37。p+扩散层42a被有开口的氧化硅膜制成的保护膜34部分覆盖。更具体说，p+扩散层42a具有暴露在保护膜34外的表面。在p+扩散层42a的暴露表面上形成用作外基极层的低电阻层的硅化物膜45b。
在本发明中，导电层包括含p-型或n-型杂质以获得导电性的半导体层。SiGe合金层36a是导电层的一个实例。硅膜37是第二区的一个实例。n-型扩散层43是第一区的一个实例。多晶硅膜38a是发射极电极的一个实例。p+扩散层42a是杂质区的一个实例。
如图2所示，常规发射极-基极结点部分的宽度为We2。然而，在本发明的第三实施方案中，加工成具有与常规结构内部相同尺寸的硅膜具有第一区和第二区，如图16所示。选用硅膜的第一区作为发射极层。在该发射极层底部形成发射极-基极结点。因此，发射极-基极结点部分的宽度为We3。如此，硅膜与SiGe合金层间的接触面或边界面的宽度(常规结构中的We2)进一步减小。通过控制n-型杂质向硅膜37的扩散，将发射极层结点部分的宽度基本上控制在等于宽度We1。结果，发射极层的宽度无需采购和使用高精度曝光装置就得到减小。当发射极层宽度减小时，即当结点部分宽度变成We3或We1时，与硅膜与SiGe合金层间边界面的宽度为We2时比较，该结构用更小的电流实现了相同的电流密度。这样能使晶体管具有更低的功耗，并最终能使半导体器件具有更高的性能。
在第三实施方案中，至少部分硅膜37位于SiGe合金层36a与侧壁膜41之间，并与SiGe合金层36a和侧壁膜41同时接触。这样能使发射极-基极结点面积小于常规结构中发射极-基极结点面积(其中硅膜37也起发射极层作用)。因此，该晶体管(半导体器件)具有比常规结构更小的结点面积，从而具有更小的结点容量。
现在参考图17至29描述第三实施方案的半导体器件的制造过程。
在p-型硅衬底31上形成具有STI结构或类似结构的隔离膜33。然后，离子注入n-型杂质并活化，形成包含活性区A1的集电极层32。例如，用约500至4000keV的电子加速能量，以约3×1013至3×1015cm-2的浓度注入磷。注入后，将该结构进行约1000℃的热处理。集电极层32可通过用约50至200keV的电子加速能量，以约1×1015至1×1016cm-2的浓度注入砷形成，并在集电极层32上生长掺杂后为n-型的硅取向生长层，然后可形成具有STI结构的隔离膜33。
通过进行低压CVD形成起保护膜作用的氧化硅膜34和多晶硅膜35，其厚度分别为约50nm。通过进行光刻形成抗蚀图案。通过进行干蚀刻除去多晶硅膜35中不必要的部分。然后，通过进行湿蚀刻去除氧化硅膜34中不必要的部分。结果，在隔离膜33上形成了包括活性区A1的氧化硅膜34和多晶硅膜35，它们各自具有限定了双极性晶体管形成区或凹槽的预定开口A2。
通过进行低压CVD，取向生长以掺杂有浓度为约1×1019cm-3的硼的硅-锗(SiGe)合金层36和不含锗(Ge)的硅膜37。SiGe合金层36和硅膜37各自的厚度优选控制在约40nm，即共约80nm。SiGe合金层36和硅膜37共形地涂覆在氧化硅膜34和多晶硅膜35的开口边沿上。取向生长SiGe合金层36，使其具有与半导体衬底(p-型硅衬底31)相同的晶格参数。SiGe合金层36上形成的硅膜37也反映了SiGe合金层36的晶格参数。
SiGe合金层36中Ge的浓度可在整个层中均匀。作为选择，SiGe合金层36可具有Ge浓度梯度分布，即Ge浓度从硅膜37接触侧向活性区A1(集电极层32)逐渐增加。这种Ge浓度梯度分布缩短了电子迁移通过基极层所需的时间，能使晶体管以更高速度运行。在这种情况下，优选Ge浓度在硅膜37接触侧基本上为约0％，而在集电极层32接触侧为约15至20％。
硅膜37也可以SiGe合金层36相同方式掺杂有硼，但不是必须掺杂有硼。
形成SiGe合金层36前，可通过进行低压CVD取向生长不含硼的硅膜或不含硼的SiGe合金层。
通过进行光刻形成抗蚀图案。通过进行干蚀刻除去硅膜37和SiGe合金层36中不必要的部分。在这种情况下，多晶硅膜35也通过蚀刻除去。结果，在双极性晶体管形成区A2中形成用作基极区的SiGe合金层36a和硅膜37，以具有预定图案A3。干蚀刻可在例如压力2.0Pa(15mT)；气体流量O2/HBr2/180ml/分钟(sccm)；和RF功率上限/下限250W/12W的条件下进行。在氧化硅膜34侧面(开口边沿)上形成起垫片作用的SiGe合金层36b。
通过进行低压CVD形成掺杂有浓度为约1×1020cm-3或更高的n-型杂质的多晶硅膜38。在多晶硅膜38上形成氮化硅膜39。砷或磷可用作n-型杂质。多晶硅膜38的厚度优选控制在约200nm。氮化硅膜39的厚度优选控制在约50nm。n-型杂质是第一杂质的一个实例。
通过进行光刻在双极性晶体管形成区A2中形成用于形成期望的发射极电极的抗蚀图案40。
SiGe合金层36a和硅膜37仅在双极性晶体管形成区A2中形成。更具体地说，SiGe合金层36a和硅膜37不具有遍布在氧化硅膜34上的部分，这与图31中所示比较例那样不同，其中比较例中的SiGe合金层36和硅膜37遍布在氧化硅膜34上。在第三实施方案中，与图31的比较例对比，氧化硅膜34上形成的多晶硅膜38部分的高度要低SiGe合金层36a和硅膜37的厚度对应的量。换句话说，氧化硅膜34上形成的多晶硅膜38的上表面位于与双极性晶体管形成区A2中形成的多晶硅膜38的一部分的上表面基本相同的高度。这样减少了由遍布在氧化硅膜34上的一部分多晶硅膜38(氧化硅膜34的末端部分)引起的曝光散射，并避免由这种散射的曝光引起的抗蚀图案40的变形或形状改变。在图31的比较例中，抗蚀图案40a会通过用于形成发射极电极38的曝光的反射或散射而变形。
通过进行干蚀刻以所述顺序依次除去氮化硅膜39、多晶硅膜38和硅膜37。优选控制干蚀刻，以将硅膜37加工成部分变薄。更具体地说，干蚀刻一直到硅膜37完全除去，但在SiGe合金层36a整个表面上仍保留了硅膜37时停止。结果，将硅膜37加工成具有带凸起70的倒T形截面。此外，通过蚀刻损伤硅膜37的表面80a，在表面80a上形成损伤层。将多晶硅膜38加工成多晶硅膜38a和侧壁膜38b，所述的多晶硅膜38a起发射极电极作用，所述的侧壁膜38b由多晶硅膜形成并且包围SiGe合金层36a和硅膜37。将氮化硅膜39加工成氮化硅膜39a，并在蚀刻多晶硅膜38时起到掩模作用。干蚀刻可在例如压力2.0Pa(15mT)；气体流量O2/HBr2/180ml/分钟(sccm)；和RF功率上限/下限250W/12W的条件下进行。
SiGe合金层36a和硅膜37仅在双极性晶体管形成区A2中形成。因此，SiGe合金层36a和硅膜37不具有遍布在氧化硅膜34上的部分，这与图31中所示比较例中那样不同，其中比较例中的SiGe合金层36和硅膜37遍布在氧化硅膜34上。这样，当继续干蚀刻多晶硅膜38时，在硅膜37暴露时，氧化硅膜34仅在双极性晶体管形成区A2以外的位置暴露。虽然由相同材料制成的不同部件(本发明实施方案中的多晶硅膜38和硅膜37)的蚀刻控制通常很困难，但是氧化硅膜34的暴露点可用常规干蚀刻中采用的端点控制来控制。氧化硅膜34的暴露时间点被认为是硅膜37暴露的时间点。这样，硅膜37就以合适的受控方式蚀刻。这样能将硅膜37加工成具有高度准确的可重复性的倒T形截面。
通过进行CVD形成作为绝缘膜的氧化硅膜。然后，通过进行干蚀刻内腐蚀整个膜表面，使由氧化硅膜形成的侧壁膜41包围氮化硅膜39a、多晶硅膜38a和硅膜37的凸起70。通过干蚀刻进一步损伤硅膜37的表面80b，在表面80b上形成损伤层。氧化硅膜可通过例如在约720℃下加热TEOS和O2的混合物形成。氧化硅膜厚度优选为约200nm。干蚀刻可在例如压力33Pa(250mT)；气体流量CHF3/CF4/Ar20/20/400ml/分钟(sccm)；和RF功率395W的条件下进行。
通过离子注入在氧化硅膜中离子注入硼。然后对该结构进行热处理，使膜内部活化，形成起到外基极层作用的p+扩散层42a。在这种状态下，氧化硅膜34侧面(开口边沿)上形成的SiGe合金层36b就作为p+扩散层42b形成。例如，用约1至40keV的电子加速能量，以1×1014至5×1015cm-2的浓度离子注入BF2。在这种条件下离子注入的硼不会穿过多晶硅膜38a上厚度为约50nm的氮化硅膜39a。从而防止硼注入多晶硅膜38a中。硼是第二杂质的一个实例。
进行热处理，使多晶硅膜38a中的n-型杂质扩散到硅膜37中，并且形成n-型扩散层43。结果，在硅膜37中形成发射极-基极结点。热处理用RTA装置在约1050℃下进行约5至30秒。
硅膜37中形成的发射极层(n-型扩散层)43通过从多晶硅膜38a扩散n-型杂质形成。这种扩散通常不仅在该层的深度方向，也在其横向方向发生。所得有效发射极电极宽度会变得比多晶硅膜38a的宽度更大。然而，在本发明第三实施方案中，发射极层(n-型扩散层)43与发射极电极(多晶硅膜)38a的接触面50高于侧壁膜41的下表面60。因此侧壁膜41起到扩散阻挡层作用，并且调节杂质在n-型扩散层43横向方向中的扩散。结果使发射极层宽度减小。
热处理后，用稀氢氟酸和磷酸除去基极电极(未示出)、发射极电极和集电极电极(未示出)上的氮化硅膜39a。
通过进行CVD形成氧化硅膜44。然后，通过进行光刻形成抗蚀图案，并通过进行干蚀刻除去氧化硅膜44上不需要的部分。结果，形成在预定区域中具有开口并可用作自对准多晶硅化物(自对准硅化物)块的氧化硅膜44。通过进行干蚀刻进一步损伤硅膜37表面80c，以在表面80c上形成损伤层。氧化硅膜44可通过例如在约720℃下加热TEOS与O2的混合物形成。优选控制氧化硅膜44的厚度在约50nm。干蚀刻可在例如压力33Pa(250mT)；气体流量CHF3/CF4/Ar20/20/400ml/分钟(sccm)；和RF功率395W的条件下进行。
硅膜37的表面80a、80b和80c通过在过程13前进行的过程7、8和12的蚀刻损伤。在过程13中，通过进行干蚀刻去除p+扩散层42(硅膜37)的表面部分，以除去表面80a、80b和80c上形成的蚀刻损伤(损伤层)。干蚀刻可在例如压力166Pa(1250mT)；气体流量O2/CF4200/100ml/分钟(sccm)；和RF功率450W的条件下进行。这些干蚀刻条件与过程7、8和12中所用条件不同，并以p+扩散层42(硅膜37)上的蚀刻损伤小的方式确定。优选控制干蚀刻，以使p+扩散层42(硅膜37)的去除深度为例如约10nm。
硅膜37表面80a上形成的蚀刻损伤(损伤层)可在过程7中进行的干蚀刻后除去。作为选择，硅膜37表面80b上形成的蚀刻损伤(损伤层)可在过程8后除去。然而，如果每个过程一完成就除去蚀刻损伤(损伤层)，蚀刻损伤去除期间硅膜37膜厚的减少量就会太大。例如，当除去硅膜37并暴露出SiGe合金层36a时，在SiGe合金层36a暴露位置，硅化物膜形成就会受到抑制。结果，形成的硅化物膜就没有均匀的膜质量和均匀的膜厚度。蚀刻损伤(损伤层)去除优选在开始硅化物膜形成过程(下述过程14)前立即进行。
在多晶硅膜38a表面和p+扩散层42表面形成钴(Co)层。然后进行热处理，形成硅化钴膜(硅化物膜)45a和45b。硅化物膜45a和45b的薄片电阻为约7Ω/□，远低于常规p+-型SiGe层(p+扩散层42)100Ω/□的薄片电阻。因此，内基极层与连接外基极层的基极电极(未示出)之间产生的寄生电阻较低。
在硅化物膜形成过程中，可形成钛(Ti)层代替钴层，以形成硅化钛膜。在这种情况下可获得相同的优点。
然后，虽然附图中未示出，但通过沉积在半导体衬底表面形成诸如等离子体TEOS膜的夹层绝缘膜，在NPN晶体管的集电极电极、基极电极和发射极电极中形成接触用开口，并形成由例如钛构成的阻挡金属层和由铝或铝合金构成的导电层。这样完成具有NPN晶体管的双极性晶体管的制造。
第三实施方案的半导体器件的制造方法具有以下优点。
起到发射极层作用的n-型扩散层43的宽度小于硅膜37与SiGe合金层36a间界面的宽度。在这种情况下，与发射极层的宽度等于硅膜37与SiGe合金层36a间界面的宽度时比较，该结构用更小的电流实现了相同的电流密度。此时的电流放大系数更高。这样能使晶体管具有更低的功耗。此外，至少部分硅膜37位于SiGe合金层36a与侧壁膜41之间，并与SiGe合金层36a和侧壁膜41同时接触。这样能使发射极-基极结点面积比常规结构中的发射极-基极结点面积更小(其中硅膜37还起到发射极层作用)。因此，该晶体管具有比常规结构更小的结点面积，从而具有更小的结点容量。结果使半导体器件具有更高的性能。
由第三实施方案的制造方法，至少部分硅膜37位于SiGe合金层36a与侧壁膜41之间，且SiGe合金层36a和侧壁膜41相互间不直接接触。因此，避免了基极电流在SiGe合金层36a与侧壁膜41的边界处再耦合。该方法能制造具有满意基极电流特性的半导体器件。
此外，在图26所示过程10中第一杂质的扩散中，n-型扩散层43与发射极电极的接触面50高于侧壁膜41下表面60。因此，侧壁膜41起到第一杂质扩散的阻挡层作用，并调整该层中第一杂质的横向扩散。结果使n-型扩散层43的宽度以满意的受控方式进一步减小。
在第三实施方案的制造方法中，SiGe合金层36a和硅膜37在保护膜34的开口A2中形成。在这种情况下，SiGe合金层36a和硅膜37不具有遍布在保护膜34上的部分。因此，保护膜34上形成的多晶硅膜38部分的厚度小于开口A2中形成的多晶硅膜38部分的厚度，其厚度减小量相当于SiGe合金层36a和硅膜37的厚度。当形成用于将多晶硅膜38加工成期望的发射极电极38a的抗蚀图案时，这样就减少了由遍布在氧化硅膜34上的多晶硅膜38部分(保护膜34的末端部分)引起的曝光的扩散(向形成发射极电极38a的抗蚀图案40的扩散)。此外，还避免了由这种扩散的曝光引起的抗蚀图案40的变形或形状改变。这样能使半导体器件具有稳定的性能。
在第三实施方案的制造方法中，保护膜34上表面优选低于n-型扩散层43与发射极电极38a的接触面50。在这种情况下，保护膜34上形成的多晶硅膜38部分的厚度小于开口A2中形成的多晶硅膜38部分的厚度。这样进一步减少了光向形成发射极电极38a的抗蚀图案40的扩散，并且更优选地避免了抗蚀图案40的变形或形状改变。
当在具有蚀刻损伤(损伤层)的p+扩散层42a表面上形成硅化物膜时，在其与蚀刻损伤(损伤层)相应的位置上，硅化物膜的膜质量会被破坏或硅化物膜的形状会改变。具有这种膜质量改变或形状变化的硅化物膜会增加布线电阻。然而，在本发明制造方法中，硅化物膜在已除去蚀刻损伤(损伤层)的p+扩散层42a(硅膜37)表面上形成。结果，使p+扩散层42a(硅膜37)上形成的硅化物膜的膜质量得到改善，并且使硅化物膜的布线电阻降低。具体而言，当在过程14前立即一次性进行去除p+扩散层42a表面形成的蚀刻损伤(损伤层)的过程时，制造过程的数量减少，并且制造成本降低。此外，使蚀刻损伤(损伤层)去除期间p+扩散层42a(硅膜37)的厚度减少量最小化。这样就无需形成厚硅膜37，并且可以形成薄硅膜37。此外，半导体器件的制造成本降低。
在第三实施方案的过程2中，氧化硅膜34和多晶硅膜35可在除活性区A1之外的隔离膜33的部分表面上局部形成，以形成开口A2。
根据本发明第四实施方案的半导体器件和该半导体器件的制造方法将参考图30描述。第四实施方案与第三实施方案的不同点在于n-型扩散层43a的下表面位于SiGe合金层36a中。硅膜37a是第二区的一个实例。n-型扩散层43a是第一区的一个实例。
为了制造第四实施方案的半导体器件，通过进行第三实施方案过程3中的低压CVD形成厚度为约40nm的SiGe合金层36a和厚度为约30nm的硅膜37a(总厚度为约70nm)，并用过程10中的RTA装置在约1050℃下热处理约5秒。结果，使多晶硅膜38a的n-型杂质向集电极层32扩散了约40nm，从而使n-型杂质穿过厚度为约30nm的硅膜37a，并且进入SiGe合金层36a。
第四实施方案的制造方法除具有第三实施方案中描述的优点外还有以下优点。
n-型扩散层43a下表面位于SiGe合金层36a中。在这种情况下，起发射极层作用的n-型扩散层43a的下表面与活性区A1(集电极层32)之间的距离比n-型扩散层43a下表面不在SiGe合金层36a中时短。这样缩短了电子从发射极层侧迁移到集电极层侧花费的时间，使晶体管能以更高速度运行。结果，使半导体器件具有更高性能。
在这种情况下，与n-型扩散层43a下表面(发射极-基极结点部分)不在SiGe合金层36a中(当n-型扩散层43a下表面位于硅膜37a中时)时比较，发射极注入效率更高，并且电流放大系数更高。这是因为SiGe合金层的禁带比n-型扩散层43a下表面位于SiGe合金层36a中时硅膜的禁带窄，且防止电子从发射极层注入基极层的势垒比n-型扩散层43a下表面位于SiGe合金层36a中时低。结果，使防止电子从发射极层注入基极层的势垒低于防止正性空穴从基极层注入发射极层的势垒低。结果，发射极电极注入效率更高，且电流放大系数更高。这样能使半导体器件具有更高性能。
根据本发明第五实施方案的半导体器件以及该半导体器件的制造方法将参考图32至43描述。第五实施方案与第三实施方案的不同点在于连接基极区和硅化物膜45b1的p+扩散层42a1部分从氧化硅膜(保护膜)34的开口A2延伸到围绕开口A2的氧化硅膜上。除此以外，第五实施方案与第三实施方案相同。
图33和图35至43是第五实施方案中半导体器件的制造过程的剖面图。图33是沿图34中线33至33获得的半导体器件的剖面图。
在第三实施方案中描述的过程1至3后，通过进行光刻，形成抗蚀图案(未示出)。通过进行干蚀刻去除硅膜37和SiGe合金层36上不必要的部分。还通过蚀刻去除多晶硅膜35上不必要的部分。该抗蚀图案应以硅膜37和SiGe合金层36遍布在氧化硅膜(保护膜)34上的方式形成图案。结果形成了用作基极区的SiGe合金层36a1和硅膜37a1，以具有从开口A2中的位置延伸在氧化硅膜34上的预定图案A4，如图33和34所示。干蚀刻可在例如压力2.0Pa(15mT)；气体流量O2/HBr2/180ml/分钟；和RF功率上限/下限250W/12W的条件下进行。虽然在第三实施方案中，在氧化硅膜34侧面(开口边沿)形成了起垫片作用的SiGe合金层36b，但通过调节蚀刻时间，在本实施方案中完全去除了与SiGe合金层36b对应的氧化硅膜34的侧面(开口边沿)部分。
通过进行低压CVD形成掺杂有浓度为约1×1020cm-3或更高的n-型杂质的多晶硅膜38。在多晶硅膜38上形成氮化硅膜39。砷或磷可用作n-型杂质。多晶硅膜38的厚度优选控制在约200nm。氮化硅膜39的厚度优选控制在约50nm。
通过进行光刻，在限定了双极性晶体管形成区或凹槽的开口A2中形成用于形成期望的发射极电极的抗蚀图案40。
通过进行干蚀刻，以所述顺序依次蚀刻氮化硅膜39、多晶硅膜38和硅膜37a1。干蚀刻一直到硅膜37a1完全除去，但在SiGe合金层36a1整个表面上仍保留了硅膜37a1时停止。结果，将硅膜37a1加工成具有带凸起70的倒T形截面。此外，通过蚀刻损伤硅膜37a1的表面80a1，在表面80a1上形成损伤层。将多晶硅膜38加工成多晶硅膜38a1、侧壁膜38b1和侧壁膜38c1，所述的多晶硅膜38a1起发射极电极作用，所述的侧壁膜38b1由多晶硅膜形成并包围SiGe合金层36a1和硅膜37a1，所述的侧壁膜38c1由多晶硅膜形成并布置在氧化硅膜34侧面(开口边沿)上。将氮化硅膜39加工成氮化硅膜39a，并在蚀刻多晶硅膜38时起到掩模作用。干蚀刻可在例如压力2.0Pa(15mT)；气体流量O2/HBr2/180ml/分钟；和RF功率上限/下限250W/12W的条件下进行。
以第三实施方案相同的方式，在继续干蚀刻多晶硅膜38时，当硅膜37a1暴露时，氧化硅膜34在除开口(双极性晶体管形成区)A2和预定图案A4外的其他位置就被暴露。虽然由相同材料构成的不同部件(本实施方案中的多晶硅膜38和硅膜37a1)的蚀刻控制一般很难，但用常规干蚀刻中采用的端点控制可控制氧化硅膜的暴露点。氧化硅膜34的暴露时间点被认为与硅膜37a1的暴露时间点相同。如此，硅膜37a1就能以理想的受控方式蚀刻。这样能将硅膜37a1加工成具有高精度重复性的倒T形截面。
通过进行CVD形成作为绝缘膜的氧化硅膜。然后通过进行干蚀刻对整个膜表面进行内腐蚀，使氧化硅膜形成的侧壁膜41包围氮化硅膜39a、多晶硅膜38a1和硅膜37a1的凸起70。通过进行干蚀刻进一步损伤硅膜37a1的表面80b1，在表面80b1上形成损伤层。氧化硅膜可通过例如在约720℃下加热TEOS和O2的混合物形成。氧化硅膜的厚度为约200nm。干蚀刻可在例如压力33Pa(250mT)；气体流量CHF3/CF4/Ar20/20/400ml/分钟(sccm)；和RF功率395W的条件下进行。
通过离子注入将硼离子注入氧化硅膜中。然后将该结构进行热处理，引起膜中活化，形成起到外基极层作用的p+扩散层42a1。氧化硅膜34侧面(开口边沿)上形成的侧壁膜38c1作为p+扩散层42b1形成。作为一个实例，BF2可用约1至40keV的电子加速能量，以1×1014至5×1015cm-2的浓度注入。在这种离子注入条件下，离子不会穿过多晶硅膜38a1上厚度为约50nm的氮化硅膜39a。因此，避免了硼注入多晶硅膜38a1中。
然后进行热处理，使多晶硅膜38a1中的n-型杂质扩散到硅膜37a1中，形成n-型扩散层43。结果，在硅膜37a1中形成发射极-基极结点。热处理用RTA装置在约1050℃下进行约5至30秒。
通过从多晶硅膜38a1扩散n-型杂质，在硅膜37a1中形成发射极层(n-型扩散层)43。这种扩散通常不仅在该层的深度方向，也在其横向方面发生。所得有效发射极电极宽度会变得比多晶硅膜38a1的宽度更大。然而，在第五实施方案中，发射极层(n-型扩散层)43与发射极电极(多晶硅膜)38a1的接触面50高于侧壁膜41的下表面60。因此侧壁膜41起到扩散阻挡层作用，并且调节杂质在n-型扩散层43横向方向的扩散。结果，使发射极层宽度减小。
热处理后，用稀氢氟酸和磷酸除去基极电极(未示出)、发射极电极和集电极电极(未示出)上的氮化硅膜39a。
通过进行CVD形成作为绝缘膜的氧化硅膜。然后，通过进行光刻形成抗蚀图案(未示出)，并通过进行干蚀刻除去氧化硅膜上不需要的部分。结果，形成在其预定区域中具有开口并可用作自对准多晶硅化物块的氧化硅膜44a1。通过进行干蚀刻进一步损伤硅膜37a1表面80c1，在表面80c1上形成损伤层。氧化硅膜可通过例如在约720℃下加热TEOS与O2的混合物形成。氧化硅膜厚度为约50nm。干蚀刻可在例如压力33Pa(250mT)；气体流量CHF3/CF4/Ar20/20/400ml/分钟；和RF功率395W的条件下进行。
硅膜37a1的表面80a1、80b1和80c1通过在过程13A前进行的过程7A、8A和12A中进行的蚀刻损伤。通过进行干蚀刻去除p+扩散层42a1(硅膜37a1)的表面部分，以除去蚀刻损伤(损伤层)。干蚀刻可在例如压力166Pa(1250mT)；气体流量O2/CF4200/100ml/分钟；和RF功率450W的条件下进行。这些干蚀刻条件与过程7A、8A和12A中所用条件不同，并以p+扩散层42a1(硅膜37a1)上的蚀刻损伤很小的方式确定。优选控制干蚀刻，以使p+扩散层42a1(硅膜37a1)的去除深度为例如约10nm。去除蚀刻损伤(损伤层)的时机与第三实施方案中相同。
在多晶硅膜38a1表面和p+扩散层42a1表面形成钴(Co)层。然后进行热处理，形成硅化钴膜(硅化物膜)45a1和45b1。硅化物膜45a1和45b1的薄片电阻约7Ω/□，远低于常规p+-型SiGe层(p+扩散层42a1)100Ω/□的薄片电阻。因此内基极层与连接外基极层的基极(未示出)之间产生的寄生电阻降低。在硅化物膜形成过程中，可形成钛层代替钴层，以形成硅化钛膜。在这种情况下可获得相同的优点。
然后，虽然附图中未示出，但通过沉积在半导体衬底表面形成诸如等离子体TEOS膜的夹层绝缘膜。在NPN晶体管的集电极电极、基极电极和发射极电极中形成接触用开口。形成由例如钛构成的阻挡金属层和由铝或铝合金构成的导电层。这样完成具有NPN晶体管的双极性晶体管的制造。
第五实施方案的半导体器件的制造方法除具有第三实施方案中描述的优点外，还具有以下优点。
形成起外基极层作用的p+扩散层42a1部分和硅化物膜45b1部分，以从开口A2中的位置延伸到氧化硅膜(保护膜)34上。这样增加了布置基极电极触点的设计灵活性。
p+扩散层42a1从开口A2中的位置部分延伸到氧化硅膜34上。结果，使p+扩散层42a1部分在氧化硅膜34上的厚度比其在开口A2中的厚度大硅膜37a1的厚度。当在氧化硅膜34上形成基极电极触点时，这样避免了触点形成期间的蚀刻偏差(例如过蚀刻)不致造成触点穿透p+扩散层42a1。结果，提高双极性晶体管(半导体器件)的制造成品率，并且以较低成本获得双极性晶体管。
尽管第五实施方案描述了p+扩散层42a1和硅化物膜45b1的某一侧遍布在氧化硅膜34上的一个例子，但本发明并不限于这种方式。例如，硅膜37a1和SiGe合金层36a1可在过程4A中直线加工，也可在氧化硅膜(保护膜)34上形成硅膜37a1和SiGe合金层36a1各自的两端。这种情况也能获得如第五实施方案中描述的相同优点。
在第五实施方案中，n-型扩散层43下表面可位于SiGe合金层36a1中。此时可获得第四实施方案中描述的优点(7)和(8)。
本发明可用于各种双极性晶体管。
本领域普通技术人员应该明白，本发明可以许多其他具体形式具体化，而不脱离本发明的精神或范围。因此，本发明的实施例和实施方案被认为是举例说明性而非限定性的，且本发明并不限于本文中给出的详细描述，但可在后附权利要求的范围和等价物中进行修改。
权利要求
1.一种半导体器件的制造方法，该方法包括第一步骤在包括被隔离膜包围的活性区的半导体衬底上形成导电层和起基极层作用的硅膜；第二步骤在活性区上面的硅膜上形成含第一杂质的发射极电极；第三步骤用发射极电极作掩模，部分地蚀刻硅膜；第四步骤形成完全覆盖半导体衬底的绝缘膜，然后内腐蚀绝缘膜，形成覆盖发射极电极侧面的侧壁膜；第五步骤在导电层和硅膜中引入第二杂质，使第二杂质到达入活性区，形成在部分导电层和部分硅膜中含第二杂质的杂质区；和第六步骤将发射极电极中所含的第一杂质扩散到硅膜表面，在硅膜中形成含第一杂质的第一区和不含第一杂质的第二区；其中第三步骤包括形成倒T形的硅膜，使得当第四步骤完成时，第一区与发射极电极间的接触面位于侧壁膜的下表面上；并且第六步骤包括在硅膜中形成第一和第二区，使至少部分第二区位于导电层与侧壁膜之间，并与导电层和侧壁膜同时接触。
2.权利要求1的方法，其中导电层是硅-锗合金层，且第一区具有设置在导电层中的下表面。
3.权利要求1的方法，还包括第七步骤第六步骤后在杂质区上形成硅化物膜；和第八步骤至少在第七步骤前从杂质区除去损伤层。
4.权利要求3的方法，其中除去损伤层的步骤仅在第七步骤前立即进行一次。
5.权利要求4的方法，其中在第六步骤完成前不进行除去损伤层的步骤。
6.权利要求1的方法，其中硅膜包括位于活性区上的部分，且第二步骤包括形成至少与硅膜所述部分的上表面接触的发射极电极。
7.权利要求1的方法，其中第三步骤包括选择性去除除硅膜与发射极电极间的接触面之外的硅膜。
8.权利要求7的方法，其中第三步骤包括形成倒T形的硅膜，使硅膜与发射极电极之间的接触面位于与除接触面之外的硅膜表面不同的高度上。
9.权利要求1的方法，其中第四步骤包括形成侧壁膜，以覆盖发射极电极的部分侧面和硅膜的部分表面。
10.权利要求1的方法，其中第五步骤包括在导电层、硅膜和活性区中的部分中引入第二杂质，使杂质区遍布在所述导电层、硅膜和活性区中的所述部分上。
11.权利要求1的方法，其中第五步骤包括调整第二杂质的引入，使杂质区的最低表面位于比导电层与活性区之间的边界面低的高度。
12.权利要求2的方法，其中第一区与导电层接触。
13.一种半导体器件的制造方法，该方法包括第一步骤在包括被隔离膜包围的活性区的半导体衬底上形成有开口的保护膜，所述的活性区具有布置在开口中的表面；第二步骤在保护膜的开口中形成导电层和起基极层作用的硅膜；第三步骤在活性区上面的硅膜上形成含第一杂质的发射极电极；第四步骤用发射极电极作掩模，部分地蚀刻硅膜；第五步骤形成覆盖发射极电极侧面的侧壁膜；第六步骤在导电层和硅膜中引入第二杂质，使第二杂质到达活性区表面，形成在导电层和硅膜中的部分中的含第二杂质的杂质区；和第七步骤使发射极电极中所含的第一杂质扩散到硅膜中，在硅膜中形成含第一杂质的第一区和不含第一杂质的第二区；其中第四步骤包括形成倒T形的硅膜，使得当第五步骤完成时，第一区与发射极电极间的接触面位于侧壁膜下表面以上；并且第七步骤包括在硅膜中形成第一和第二区，使至少部分第二区位于导电层与侧壁膜之间，并与导电层和侧壁膜同时接触。
14.权利要求13的方法，其中导电层是硅-锗合金层，且第一区具有设置于导电层中的下表面。
15.权利要求13的方法，其中保护膜具有位于第一区与发射极电极间的接触面以下的上表面。
16.权利要求13的方法，其中第一步骤包括形成保护膜开口，使保护膜开口的尺寸大于沿半导体衬底的活性区表面的尺寸。
17.权利要求13的方法，其中第一步骤包括局部去除部分保护膜，使保护膜不覆盖活性区。
18.权利要求13的方法，其中第一步骤包括在除活性区之外的隔离膜部分表面上地局部形成保护膜。
全文摘要
一种半导体器件制造方法，包括在包含活性区的半导体衬底上形成导电层和硅膜，在活性区上的硅膜上形成含第一杂质的发射极电极，用发射极电极作为掩模部分地蚀刻硅膜，形成覆盖半导体衬底的绝缘膜和覆盖发射极电极侧面的侧壁膜，在导电层和硅膜中引入第二杂质，使第二杂质到达入活性区，形成在导电层和硅膜中的部分中的含第二杂质的杂质区，以及将发射极电极中所含第一杂质扩散到硅膜中，在硅膜中形成含第一杂质的第一区和不含第一杂质的第二区。
文档编号H01L21/331GK1971859SQ20061014461
公开日2007年5月30日 申请日期2006年11月9日 优先权日2005年11月11日
发明者须磨大地, 井原良和, 小出辰彦, 斋藤浩一 申请人:三洋电机株式会社