半导体器件及其制作方法

专利名称：半导体器件及其制作方法
技术领域：
本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其制作方法。
背景技术：
半导体集成电路中包含大量NMOS和PMOS晶体管，所谓NMOS晶体管是 在P型衬底上形成栅极，并在栅极两側的衬底内注入N型杂质形成源/漏极的器 件，因其形成的位于栅极下方的沟道为N型，故称作N沟道金属氧化物半导体 结构。所谓PMOS晶体管则是在N型衬底上注入P型杂质形成源/漏区的器件， 因其沟道为P型，故称作P沟道金属氧化物半导体结构。半导体器件制作过程 中，在同一衬底上形成NMOS和PMOS晶体管的制作过程如下
图1A至1C为说明现有器件及其制作方法的器件剖面示意图。图1A为形成 栅极以后的器件结构示意图，如图1A所示，在衬底的各器件之间刻蚀填充形 成了隔离沟槽102,在硅衬底101上沉积了栅氧化硅层103 (Gate Oxide);通过 沉积、刻蚀多晶珪，在衬底上形成了栅极104-l和104-2。
图1B为形成介质层后的器件结构示意图，如图1B所示，形成多晶硅栅极 后，利用化学气相沉积(CVD, Chemical Vapor Deposition)方法在该村底上 沉积栅极介质层106,通常该层可以为氮化硅层，氧化硅或氮氧化硅层。
图1C为干法刻蚀介质层后的器件结构示意图，如图1C所示，利用干法刻 蚀栅极介质层106，因干法刻蚀的各向异性，栅极侧壁处的介质层106会保留 下来，而在栅极顶部和栅极间硅衬底表面处的介质层会被刻蚀去除，形成了 栅极侧壁层。形成栅极侧壁层后，利用多晶硅栅极及其侧壁上保留的侧壁层 作为掩膜进行离子注入，形成源/漏极掺杂区。注意对于NMOS和PMOS器件， 因其所需注入的杂质类型相反，在工艺制作中需分别对源/漏极掺杂区进行离 子注入，如图1C中所示，对于NMOS器件，其源/漏区107-l、 108-l注入的为N 型杂质；对于PMOS器件，其源/漏区107-2、 108-2注入的为P型杂质。至此， 在一个衬底上分别形成了 NMOS器件和PMOS器件。
然而，随着超大规模集成电路的迅速发展，器件的密度越来越高，尺寸 越来越小，因器件的高密度、小尺寸引发的各种效应对半导体工艺制作结果
的影响也日益突出。上述传统的器件制作方法已难以满足45nm以下器件的制 作要求。
对于45nm以下的CMOS器件，对工艺制作中的热预算的控制更为严格， 要求在各步工艺中尽可能地降低加热温度，减少加热时间。但是，对于某些 工艺，降低加热温度或减少加热时间会导致其他问题的出现，最典型的就是 对多晶硅栅极进行热退火处理以激活杂质的工艺步骤，如果降低加热温度或 减少加热时间，就会使得杂质的活化率降低，进而影响到器件的性能，为此， 降温或者减少加热时间使器件制作过程中的热预算最小化的同时，还必须注 意确保器件的性能不退化。但是，对于小尺寸器件，采用上述传统的器件制 作方法很难同时兼顾这两个要求。
对于小尺寸器件，常用的一种改善器件性能的方法是应力工程的方法。 所谓应力工程是指，对于NMOS器件，在接近沟道的位置生长一层具有张应力 的薄膜，可以有效提高其沟道内电子的迁移率；对于PMOS器件，在接近沟道 的位置生长一层具有压应力的薄膜，可以提高其沟道内的空穴的迁移率。现 已证实，应力工程的方法可以有效地改善器件的电性能。但是，注意到该应 力工程方法对于NMOS和PMOS器件而言，效果是正好相反的。因此给实际工 艺制作带来了麻烦，单纯地生长对其中 一种器件有利的带应力的薄膜必然会 导致另一种器件性能的下降，对器件整体性能改善不大。
申请号为200510115838.6的中国专利申请公开了 一种能在器件内局部产 生机械应力，以提高器件沟道内载流子迁移率的方法，该方法利用多步光刻、
的薄膜，提高了器件沟道内的载流子迁移率。但是，该方法实现复杂，增加 了大量的操作步骤，延长了生产周期，提高了生产成本。并且，因工艺步骤 的增多，复杂性的增大，可能引入器件的缺陷数会增多，结果导致器件的性 能没有明显提升，产品的成品率反而下降。如果能有一种方法，使得生长的 某一种应力薄膜提高其对应类型的器件性能的同时，对另 一种类型的器件没 有大的影响，则可以在减少工艺步骤，缩短工艺周期的情况下，有效改善器 件的整体性能。

发明内容
本发明提供一种半导体器件及其制作方法，该半导体器件在工艺制作中
所需的激活杂质的活化温度较低，可以在不影响器件性能的情况下，降低生
产中的热预算，改善了现有45nrn以下半导体器件制作中无法兼顾热预算和器 件性能两方面要求的问题。
本发明提供的一种半导体器件，包括衬底，且所述衬底上至少包含一个 NMOS晶体管和一个PMOS晶体管，其特征在于所述PMOS晶体管的栅极 高度低于所述NMOS晶体管的栅极高度。
其中，所述NMOS晶体管和PMOS晶体管上还具有一层具有张应力的应 力层，且所述应力层为氮化硅层或氮氧化硅层。
其中，所述NMOS晶体管和PMOS晶体管的栅极高度差在100至500 A 之间。
本发明具有相同或相应技术特征的一种半导体器件的制作方法，包括步
骤
提供衬底；
在所述衬底上形成栅氧化层；
在所述栅氧化层上形成第一介质层；
在所述第 一介质层上形成第二介质层；
刻蚀所述第二介质层和第一介质层，以形成栅极孔；
沉积多晶硅层；
平坦化所述多晶硅层；
刻蚀所述多晶硅层，在所述栅极孔内形成栅极；
利用光刻方法在所述村底上定义出NMOS晶体管区和PMOS晶体管区； 刻蚀所述PMOS晶体管区，形成低栅极； 去除所述第二介质层； 刻蚀所述第一介质层，形成栅极侧壁层。
其中，形成栅极侧壁层后，还在所述衬底上形成具有张应力的应力层。
其中，所述第二介质层的厚度由设定的NMOS晶体管和PMOS晶体管之 间的栅极高度差以及第二介质层与栅极材料之间的刻蚀速率差确定。
其中，所述第二介质层的厚度在100至800A之间。
其中，所述第一介质层为氮化硅层或氮氧化硅层，所述第二介质层为氧 化硅层或组份含量不同于所述第 一介质层的氮氧化硅层。
本发明具有相同或相应技术特征的另一种半导体器件的制作方法，包括
步骤
提供衬底；
在所述衬底上形成栅氧化层； 在所述栅氧化层上形成第一介质层； 在所述第一介质层上形成停止层； 在所述停止层上形成第二介质层；
刻蚀所述停止层、第二介质层和第一介质层，形成栅极孔；
在所述衬底上沉积多晶硅层；
平坦化所述多晶硅层；
刻蚀所述多晶硅层，在所述栅极孔内形成栅极；
利用光刻方法在所述衬底上定义出NMOS晶体管区和PMOS晶体管区； 刻蚀所述PMOS晶体管区，形成低栅极； 去除所述停止层和第二介质层； 刻蚀所述第一介质层，形成栅极侧壁层。
其中，形成栅极侧壁层后，还在所述衬底上形成具有张应力的应力层。 其中，所述停止层为氧化硅层，所述第一和第二介质层为氮化硅或氮氧 化硅层。
其中，所述第二介质层的厚度由设定的NMOS晶体管和PMOS晶体管的 栅极高度差确定。
其中，所述停止层的厚度在100至300 A之间，所述第二介质层的厚度 在100至500A之间。
与现有技术相比，本发明具有以下优点
本发明的半导体器件，其PMOS晶体管的栅极高度低于NMOS晶体管的 栅极高度，PMOS晶体管栅极高度的降低， 一方面，可以在较低温度下得到 较好的杂质激活率，另一方面，其沟道内的空穴载流子受其上覆盖的应力层 的影响也较小。因此，可以实现在不影响器件性能的情况下，减小工艺制作 的热预算；并在生长具有张应力薄膜提高NMOS晶体管性能时，减緩PMOS 晶体管性能下降的问题。尤其对于45nm以下的半导体器件，如果采用本发明 的结构，可以有效提高器件的整体性能。本发明的半导体器件的制作方法，采用大马士革的方法形成具有不同高 度的栅极，其实现简单，对生产周期没有大的影响。


图1A至1C为说明现有器件及其制作方法的器件剖面示意图； 图2A至2C为制作本发明的半导体器件的器件剖面示意图； 图3A至3G为说明本发明半导体器件制作方法的第一实施例的器件剖面 示意图4为说明本发明半导体器件制作方法的第一实施例的流程图5A至5G为说明本发明半导体器件制作方法的第二实施例的器件剖面
示意图。
具体实施例方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图 对本发明的具体实施方式
做详细的说明。
本发明的处理方法可被广泛地应用到许多应用中，并且可利用许多适当 的材料制作，下面是通过较佳的实施例来加以说明，当然本发明并不局限于 该具体实施例，本领域内的普通技术人员所熟知的一般的替换无疑地涵盖在
本发明的保护范围内。
其次，本发明利用示意图进行了详细描述，在详述本发明实施例时，为 了便于说明，表示器件结构的剖面图会不依一般比例作局部放大，不应以此 作为对本发明的限定，此外，在实际的制作中，应包含长度、宽度及深度的 三维空间尺寸。
在器件制作过程中，尤其在45nm以下的器件制作过程中，需严格控制制 作中的热预算，即尽量减小工艺制作过程中加热的温度和时间。但对于用于 激活栅极杂质的热退火工艺，如果降低其加热温度或时间，将会导致杂质的 活化率降低，这对器件性能极为不利。原因在于当晶体管处在导通状态时， 在栅极里会形成耗尽层，该耗尽层和栅极氧化膜厚度之间是叠加关系，所以 从电性能角度观察到的栅极氧化层有效厚度tef栅极氧化层厚度W+耗尽层厚 度tdep，栅极耗尽层的出现会使栅极氧化层的有效厚度增加，导致晶体管的导 通电流减少。这一因栅极耗尽化导致的晶体管性能的退化，会随着多晶硅栅 极内杂质的活性化率降低而变得更加严重，如果为了追求低的热预算而单纯
地降低栅极杂质激活的温度，则会引起栅极耗尽化严重并导致晶体管驱动能
力恶化，尤其对于原本就比NMOS晶体管驱动能力弱的PMOS晶体管而言， 这一后果的严重性不可小视。
要在确保栅极杂质的活化率的前提下降低其退火温度， 一种可行的方法 是降低栅极的高度，尤其对于PMOS晶体管，其栅极高度的降低可以有效改 进其杂质的活化特性，实现在较低的退火温度下达到较高的活化率。而对于 NMOS晶体管，虽然降低其栅极高度也可以改进其杂质的活化特性，但与 PMOS晶体管相比，其的改进程度相当有限。同时注意到栅极高度对晶体管 上的应力层所能加至沟道内的应力大小也有影响，栅极高度越高，其上应力 层所能引入器件沟道内的应力越大。如果将NMOS和PMOS的栅极高度降低， 其上应力层能够对器件沟道内引入的应力也会降低。
综合考虑热预算要求、器件性能和引入应力的情况后，本发明提出了一 种新的半导体器件，该器件包括衬底，且该衬底上至少包含一个NMOS晶体 管和一个PMOS晶体管，其中，该PMOS晶体管的栅极高度低于NMOS晶体 管的栅极高度。这一PMOS晶体管的栅极高的降低，使得在激活杂质时矛盾 较为突出的PMOS栅极耗尽的问题可以得到明显改善，即使在较低温度下进 行退火处理，也能确保PMOS和NMOS晶体管的杂质活化率满足要求，在保 证器件性能的情况下，降低了器件制作中的热预算。其中，NMOS晶体管和 PMOS晶体管的栅极高度差的最优值可以设置在100至500 A之间。
此外，本发明半导体器件中的NMOS晶体管和PMOS晶体管上还覆盖了 一层具有张应力的应力层，该应力层的最优选择是氮化硅层或氮氧化硅层， 通过对其生长条件进行调整，可以得到具有张应力的薄膜层。器件上生长的 具有张应力的薄膜层，在沟道内引入的张应力，可以有效提高电子迁移率， 进而改善NMOS器件的性能。对于PMOS器件，该张应力会导致其沟道内的 空穴迁移率下降，使其性能衰退。但是，因为本发明中降低了 PMOS晶体管 的栅极高度，减小了其上应力层在其沟道内引入的应力，可以实现在有效提 高NMOS晶体管性能的同时，减轻PMOS晶体管性能的衰退程度，进而实现 器件整体性能的提高。
下面首先介绍如果利用现有器件制作:技术制作具有高度不同的栅极的半 导体器件会出现的问题。图2A至2C为制作本发明的半导体器件的器件剖面
示意图，下面结合图2A至2C,对其进行详细介绍。
图2A为形成高度不同的栅极后的器件剖面示意图，利用传统方法形成栅 极后，利用光刻胶掩膜，将NMOS晶体管保护起来，只露出PMOS晶体管的 栅极，然后对其进行干法刻蚀，形成较低的栅极201 (PMOS晶体管的栅极)， 如图2A所示。但是，利用这种方法制作高度不同的栅极成品率较低，原因在 于， 一方面，由于只能露出PMOS晶体管的栅极，该步光刻的套刻难度较大， 成品率较低；另一方面，由于没有刻蚀停止层，仅靠刻蚀时间确定PMOS栅 极的高度，制成的PMOS栅极高度的重复性不高。
图2B为沉积栅极侧壁介质层106后的器件剖面示意图，图2C为形成栅 极侧壁层后的器件剖面示意图，如图2C所示，采用传统工艺方法制作不同高 度的半导体器件还存在一个问题由于栅极高度不同，其在刻蚀形成栅极侧 壁层时，在侧壁处留下的介质层106的厚度也就不同，低栅极的侧壁层较薄， 而器件源/漏极的杂质注入是以栅极及其侧壁层为掩膜进行的，这一侧壁层厚 度的不同必然会导致其源/漏掺杂区的距离不同，如图中202和203所示，也 就是说，会出现不同器件的沟道长度不一致的情况，结果导致器件的性能随 之发生变化。
为克服上述问题，本发明的半导体器件制作方法的第一实施例提出了一 种利用大马士革方法制作具有不同高度的栅极的半导体器件的方法。图3A至 3G为说明本发明半导体器件制作方法的第一实施例的器件剖面示意图，图4 为说明本发明半导体器件制作方法的第一实施例的流程图，下面结合图3A至 3G和图4详细介绍本发明的第一实施例的制作方法。
图3A为光刻形成栅极孔后的器件剖面示意图，如图3A所示，首先，提 供衬底(S401 ),且在该衬底101上形成了用于隔离不同器件的浅沟槽隔离结 构102 (STI)，接着，在该衬底上生长一层栅氧化层301 (S402),该栅氧化 层通常是由热氧化法形成，其厚度只在几个nm之内。再在该栅氧化层上利用 化学或物理气相沉积的方法沉积第一介质层302 (S403),该层在后面会用于 形成栅极侧壁层，为更好地保护侧壁，其生长材料可以选择氮化硅层或氮氧 化硅层，其厚度与较低的栅极的高度大致相同，通常可以设置在500至1500A 之间，如为800 A或1000A。再接着，在该第一介质层302上生长第二介质 层303 (S404),该第二介质层303通常也是利用化学或物理气相沉积的方法沉积，该层材料的选取最好能满足其去除速率与其下层的第一介质层302不同，如，可以是氧化硅或组份含量不同于第一介质层302的氮氧化硅材料。 该第二介质层303可以用于调节NMOS晶体管和PMOS晶体管间的栅极高度 差，其厚度通常可以由设定的两类晶体管的栅极之间的高度差确定。该两类 晶体管的栅极之间的高度差的最优值在100至500 A之间，如200A、 300A 或400A,在该取值范围内，由其确定的栅极高度差既可以实现在较低的激活 温度下达到较高的杂质活化率，又可以有效緩解张应力薄膜对PMOS沟道内 的空穴载流子的影响。因第二介质层与栅极材料的刻蚀速率可能不同，在确 定第二介质层303的厚度时，除了要考虑设定的栅极高度差，还要考虑到第 二介质层与栅极材料之间的刻蚀速率差。通常第二介质层的厚度不能太大， 如果太大，会导致刻蚀形成的栅极孔变形，通常需将其厚度控制在100至800 A之间，如为500 A。
形成第二介质层303后，对该衬底进行光刻以形成栅极孔图形(S405 ), 其中未被光刻胶304保护的区域对应为要形成栅极孔的区域。
图3B为形成栅极孔后的器件剖面示意图，如图3B所示，以光刻胶304 为掩膜，刻蚀第二介质层303和第一介质层302形成栅极孔310-1和310-2 (S406)。本步刻蚀工艺可以利用干法刻蚀或湿法腐蚀工艺实现，其具体实现 的工艺条件为本领域普通4支术人员所熟知，在此不再赘述。
图3C为沉积栅极材料后的器件剖面示意图，如图3C所示，本实施例中， 沉积了 一层多晶硅层305作为栅极材料填充栅极孔(S407 )，由于栅极孔的存 在，衬底表面的多晶硅层呈现出凹凸不平的状态，需对其进行平坦化处理。
图3D为平坦化并去除第二介质层上的多晶硅后的器件剖面示意图，如图 3D所示，在平坦化并去除第二介质层303上的多晶硅后(S408)之后，只在 栅极孔内还填充有多晶硅305,该栅极孔内的多晶硅构成了 NMOS的多晶硅 栅极320-1和PMOS的多晶珪栅极320-2。此时，两种器件的栅极高度还是一 致的。
图3E为形成高、低栅极后的器件剖面示意图，如图3E所示，先利用光 刻方法在衬底上定义出NMOS晶体管区和PMOS晶体管区，其中，光刻胶306 保护的是NMOS晶体管区，曝露的是PMOS晶体管区，然后，以光刻胶306 为掩胶，对曝露的PMOS晶体管区内的第二介质层303和多晶硅栅极320-2
进行刻蚀(S409),因为第二介质层303和其下的第一介质层302分别采用了 去除速率明显不同的材料，如氧化硅和氮化硅，所以，当刻蚀接触到下层的 第一介质层302时，可以利用其刻蚀速率差轻易检测到刻蚀终点，确保了刻 蚀深度的准确性较高。注意到，虽然示意图中所示的是第二介质层303与多 晶硅栅极320-2的刻蚀后高度一致，但实际上也可能因第二介质层材料与多晶 硅的刻蚀速率不同，而出现刻蚀后二者高度不一致的情况，此时，只要在设 计第二介质层高度时综合考虑二者间的刻蚀速率差和NMOS、 PMOS器件的 栅极高度差，同样可以保证刻蚀后的多晶硅栅极320-2的高度准确达到设计 值。
图3F为去除第二介质层后的器件剖面示意图，去除光刻胶后，需将表面 留下的第二介质层去除(S410)。 本实施例中，第二介质层303采用了与第 一介质层302不同的材料， 一则，可以确保前面刻蚀PMOS器件的栅极时可 以准确获得刻蚀终点，二则，可以确保本步去除第二介质层的步骤不会损伤 PMOS器件区域已曝露的第一介质层302。因此，由于第二介质层303所用的 材料与第一介质层302、多晶硅栅极均不同，本步去除第二介质层303可以通 过选用只对第二介质层材料腐蚀速率较快的腐蚀液(或刻蚀气体)进行湿法 腐蚀(或干法刻蚀)而实现，以确保该步去除工艺不会损伤器件的其他结构。 假设选用的是氧化硅形成第二介质层，氮化硅形成第一介质层，则在本步中， 可以选用HF腐蚀液去除第二介质层，而对第一介质层和多晶硅栅极影响不 大。如图3F所示，去除第二介质层后，NMOS和PMOS晶体管的栅极(320-1、 320-2)高度虽然不同了，但其旁边的第一介质层302的高度却仍保持一致。
图3G为形成栅极侧壁层后的器件剖面示意图。形成高度不同的栅极后， 对第一介质层进行刻蚀，以形成栅极侧壁层(S411)。如图3G所示，由于两 种器件的第一介质层302的高度仍保持一致，其在刻蚀后形成的形貌(厚度) 也一致，即，以棚-极及其侧壁层为掩膜进行杂质注入形成的器件源/漏极的距 离相同，不会影响到器件性能的一致性。
形成高度不同的栅极结构后，可以在其上生长一层具有张应力的应力层。 由于此时，PMOS晶体管的栅极低于NMOS晶体管的栅极，该具有张应力的 应力层在明显提高NMOS晶体管性能的同时，不会对PMOS晶体管造成明显 影响，提高了器件的整体性能。可以形成应力层的有很多，如各种介质层，
仅在电接触处形成的金属硅化物层等。本实施例中，该层应力层为利用化学 气相沉积方法制成的氮化硅或氮氧化硅材料，通过对其沉积条件进行调整， 可以令其具有张应力，该种沉积条件的调整为本领域的普通技术人员所熟知，
在此不再赘述。
本实施例中，在S409步骤中，要求第二介质层的去除速率与第一介质层 明显不同，而与多晶硅栅极最好相差不多；而在S410步骤中，则要求第二介 质层的去除速率要与第 一介质层和多晶硅栅极均有明显差别，这就要求在两 步工艺中，选取的刻蚀气体、刻蚀条件或腐蚀液、腐蚀条件各不相同，这增 加了其工艺条件实现的难度，虽然本领域的普通技术人员通过实验可以得到 满足要求的工艺条件，但其在第一介质层和第二介质层材料选取的自由度方 面也有了较严格的限制，如氮氧化硅材料的可选用的组份含量就较为有限。 另外，在S409步骤中多晶硅的去除速率与第二介质层相差较多的可能性也较 大，如，不易通过刻蚀工艺条件的调整实现氧化硅与多晶硅的刻蚀速率完全 相同，而这会导致要实现设定的多晶硅栅极之间的高度差，需要的第二介质 层的厚度较大，而这会导致刻蚀形成的栅极孔形状较差。
为解决上述问题，可以在第一介质层和第二介质层之间加入一停止层。
本发明的第二实施例就是采用了加入停止层的结构。图5A至5G为说明本发 明半导体器件制作方法的第二实施例的器件剖面示意图，下面结合图5A至
5G详细说明本发明的第二实施例。
图5A为光刻形成栅极孔后的器件剖面示意图，如图5A所示，首先，提 供衬底，且在该衬底101上形成了用于隔离不同器件的浅沟槽隔离结构102 (STI),接着，在该衬底上生长一层栅氧化层301。再在该栅氧化层上利用化 学气相沉积的方法沉积第一介质层302,该层可以是氮化硅层或氮氧化硅层， 其厚度与较低的栅极的高度大致相同，通常可以设置在500至1500A之间，
如为600A。再接着，在第一介质层上生长停止层501，在停止层501上再生 长第二介质层303。其中，停止层501选用的是与第一介质层302和第二介质 层303均不相同的材料，如，第一介质层选用氮化硅层，停止层选用氧化硅 层，第二介质层再选用氮化硅层；另外，也可以将这三层设置为包括氧化硅 和氮化硅在内的组份各不相同的氮氧化硅层。加入停止层501后，第二介质 层303的材料选取可以更为灵活。通常将停止层厚度设置在100至300A之间，
以达到较好的工艺效果，其过薄，可能不能有效停止对形成低栅极时的刻蚀， 过厚，则对刻蚀形成栅极孔和去除该停止层时的工艺效果不利。该停止层的 引入还改善了因第二介质层与多晶硅层去除速率相差较多而过多加厚第二介 质层的情况。本实施例中，第二介质层材料的选取更灵活，易实现其与栅极 材料的刻蚀速率相当的情况，此时，该第二介质层303的厚度可以与设定的
NMOS晶体管和PMOS晶体管间的栅极高度差基本相当，如可以将第二介质 层303的厚度设置在100至500 A之间，如200A、 300A或400A。
形成上述薄膜后，对该衬底进行光刻以形成栅极孔图形，其中未被光刻 胶304保护的区域为要形成栅极孔的区域。
图5B为形成栅极孔后的器件剖面示意图，如图5B所示，以光刻图形为 掩膜，刻蚀第二介质层303、停止层501和第一介质层302形成栅极孔310-1 和310-2。本步刻蚀工艺可以利用干法刻蚀或湿法腐蚀工艺实现。
图5C为沉积栅极材料后的器件剖面示意图，如图5C所示，沉积一层多 晶硅层305作为栅极材料填充栅极孔，由于栅极孔的存在，衬底表面的多晶 硅层呈现出凹凸不平的状态，需对其进行平坦化处理。
图5D为平坦化并去除第二介质层上的多晶硅后的器件剖面示意图，如图 5D所示，在平坦化并去除第二介质层303上的多晶硅后之后，只在栅极孔内 还填充有多晶硅305,该栅极孔内的多晶硅构成了 NMOS的多晶硅栅极320-1 和PMOS的多晶硅栅极320-2。此时，两种器件的栅极高度还是一致的。
图5E为形成高、低栅极后的器件剖面示意图，如图5E所示，先利用光 刻方法在衬底上定义出NMOS晶体管区和PMOS晶体管区，其中，光刻胶306 保护的是NMOS晶体管区，曝露的是PMOS晶体管区，然后，以光刻胶306 为掩胶，对曝露的PMOS晶体管区内的第二介质层303和多晶硅栅极320-2 进行刻蚀。当刻蚀到达停止层501界面时，因刻蚀速率(腐蚀速率)发生突 然变化，可以轻易检测到刻烛终点，确保了刻蚀停止于停止层501上。由于 加入了停止层，对第二介质层的材料选择可以较为灵活，如可以选择与第一 介质层相同的材料，这样，在本步刻蚀中，更易实现第二介质层与多晶硅栅 极的刻蚀速率基本相同，利用第二介质层303的厚度调节不同器件的栅极高 度差更为简单方便。本步刻蚀后，PMOS器件的栅极320-2高度小于了 NMOS 器件的栅极320-1高度。
图5F为去除停止层后的器件剖面示意图，去除光刻胶后，先将表面留下
的第二介质层去除。因第二介质层与停止层和多晶珪栅极的材料均不相同， 本实施例中，可以采用不同的腐蚀液，利用选择性湿法腐蚀的方法将第二介
质层中的第二介质层303去除，如，当第二介质层选用的是氮化硅层停止层 选用的是氧化硅时，可用热磷酸将第二介质层去除，而不会损伤到停止层和 多晶硅栅极。同理，在去除第二介质层后，可以选用不会影响第一介质层302 和多晶硅栅极的腐蚀液将停止层501去除，如，可以选用HF酸溶液将停止层 Si02去除，而对由氮化硅形成的第一介质层和由多晶硅栅极影响不大。如图 5F所示，去除第二介质层后，NMOS和PMOS晶体管的栅极(320-1、 320-2) 高度虽然不同了 ，但其旁边的第一介质层302的高度却仍能保持一致。
图5G为形成栅极侧壁层后的器件剖面示意图。形成高度不同的栅极后， 对第一介质层进行刻蚀，以形成栅极侧壁层。如图5G所示，由于两种器件的 第一介质层302的高度仍保持一致，其在刻蚀后形成的厚度也可以一致，这 确保了形成的器件源/漏极的距离相同，也就确保了器件性能的一致性。
形成高度不同的栅极结构后，可以在其上生长一层具有张应力的应力层。 由于此时，PMOS器件的栅极低于NMOS器件的栅极，该具有张应力的应力 层在明显提高NMOS器件性能的同时，不会对PMOS器件造成明显影响，提 高了器件的整体性能。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何 本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和 修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
权利要求
1、一种半导体器件，包括衬底，且所述衬底上至少包含一个NMOS晶体管和一个PMOS晶体管，其特征在于所述PMOS晶体管的栅极高度低于所述NMOS晶体管的栅极高度。
2、 如权利要求1所述的半导体器件，其特征在于所述NMOS晶体管和 PMOS晶体管上还具有一层应力层，且所述应力层具有张应力。
3、 如权利要求2所述的半导体器件，其特征在于所述应力层为氮化硅 层或氮氧化-圭层。
4、 如权利要求1所述的半导体器件，其特征在于所述NMOS晶体管和 PMOS晶体管的栅极高度差在100至500 A之间。
5、 一种半导体器件的制作方法，包括步骤 提供衬底；在所述衬底上形成^3"氧化层；在所述栅氧化层上形成第一介质层；在所述第一介质层上形成第二介质层；刻蚀所述第二介质层和第一介质层，以形成栅极孔；沉积多晶硅层；平坦化所述多晶硅层；刻蚀所述多晶硅层，在所述栅极孔内形成栅极；利用光刻方法在所述衬底上定义出NMOS晶体管区和PMOS晶体管区； 刻蚀所述PMOS晶体管区，形成低栅极； 去除所述第二介质层； 刻蚀所述第一介质层，形成栅极侧壁层。
6、 如权利要求5所述的制作方法，其特征在于形成栅极侧壁层后，还 在所述衬底上形成具有张应力的应力层。
7、 如权利要求5所述的制作方法，其特征在于所述第二介质层的厚度 由设定的NMOS晶体管和PMOS晶体管之间的栅极高度差以及第二介质层与 栅极材料之间的刻蚀速率差确定。
8、 如权利要求5所述的制作方法，其特征在于所述第二介质层的厚度 在100至800A之间。
9、 如权利要求5所述的制作方法，其特征在于所述第一介质层为氮化硅层或氮氧化硅层。
10、 如权利要求5所述的制作方法，其特征在于所述第二介质层为氧 化硅层或组份含量不同于所述第一介质层的氮氧化硅层。
11、 一种半导体器件的制作方法，包括步骤 提供衬底；在所述衬底上形成栅氧化层； 在所述栅氧化层上形成第一介质层； 在所述第一介质层上形成停止层； 在所述停止层上形成第二介质层；刻蚀所述停止层、第二介质层和第一介质层，形成栅极孔；在所述衬底上沉积多晶硅层；平坦化所述多晶硅层；刻蚀所述多晶硅层，在所述栅极孔内形成栅极；利用光刻方法在所述衬底上定义出NMOS晶体管区和PMOS晶体管区； 刻蚀所述PMOS晶体管区，形成低4册才及； 去除所述停止层和第二介质层； 刻蚀所述第一介质层，形成栅极侧壁层。
12、 如权利要求11所述的制作方法，其特征在于形成栅极侧壁层后， 还在所述衬底上形成具有张应力的应力层。
13、 如权利要求ll所述的制作方法，其特征在于所述停止层为氧化硅 层，所述第一和第二介质层为氮化硅或氮氧化硅层。
14、 如权利要求11所述的制作方法，其特征在于所述第二介质层的厚 度由设定的NMOS晶体管和PMOS晶体管的栅极高度差确定。
15、 如权利要求11所述的制作方法，其特征在于所述停止层的厚度在 100至300 A之间，所述第二介质层的厚度在100至500 A之间。
全文摘要
本发明公开了一种半导体器件及其制作方法，该器件包括衬底，且所述衬底上至少包含NMOS晶体管和PMOS晶体管，其中，所述PMOS晶体管的栅极高度低于所述NMOS晶体管的栅极高度。本发明的半导体器件可以在不影响器件性能的情况下，减小工艺制作的热预算，尤其对于45nm以下的半导体器件，可以有效提高器件的整体性能。本发明的该种半导体器件的制作方法，利用大马士革方法，形成了具有不同高度的栅极，该方法实现简单，对生产周期没有大的影响。
文档编号H01L27/085GK101202285SQ200610147278
公开日2008年6月18日 申请日期2006年12月11日 优先权日2006年12月11日
发明者张海洋, 陈海华, 马擎天, 怡 黄 申请人:中芯国际集成电路制造(上海)有限公司