专利名称：电子组件和用于制造电子组件的方法
技术领域：
本发明涉及一种特别是用于医疗技术装置的电子组件和用于制造这种电子组件的方法。
背景技术：
WO2004/012274 A1公开了一种光电检测器阵列。每个光电检测器作为光电二极管在衬底上构成，其中，每个光电二极管作为有源区在衬底表面上构成。为每个光电二极管从衬底的上表面到下表面构成导电的连接通路，以便每个光电二极管的有源区与衬底的下表面电连接。大量检测器彼此相邻设置以形成该阵列。为此公开了一种具有这种光电检测器阵列的成像系统，具有朝向光电检测器阵列的辐射源和用于控制光电检测器阵列的检测器和辐射源的控制装置。
在WO2004/012274 A1中，通过等离子蚀刻将具有高长度直径比的孔设置到要构成的光电二极管的衬底中。此后在孔内构成的也称为通路的导电层间连接从光电二极管衬底的第一表面延伸到第二表面，并与衬底绝缘。此外通路具有作为导体的多晶硅，它在高温过程中外延地沉积在内壁上。为了绝缘该通路的内壁事先在高温过程中氧化成二氧化硅。
发明内容
本发明的目的在于提供一种用于制造电子组件的方法，使得该电子组件尽可能可靠地构成。该目的通过权利要求1的特征得以实现。本发明的另一目的在于提供一种特别是实现了靠近检测器的电子元件设置的电子组件。该目的通过权利要求18的特征得以实现。优选扩展是从属权利要求的内容。
为实现方法目的具有一种用于制造电子组件的方法。在该方法的过程步骤中，在半导体衬底上构成用于形成电路的CMOS结构(其中缩写CMOS表示互补金属氧化物半导体)。CMOS结构具有NMOS场效应晶体管(其中“N”表示负极)和PMOS场效应晶体管(其中“P”表示正极)，它们在电路内部相互连接。在此方面，CMOS结构也指BiCMOS结构，即场效应晶体管与双极晶体管的结合，以及HV-CMOS结构，即高电压CMOS结构。
为形成CMOS结构产生栅极氧化物并在栅极氧化物上例如沉积多晶硅，以形成场效应晶体管的栅极。为此将掺杂剂从栅极氧化物一侧注入半导体衬底中，该掺杂剂在下面的方法步骤中形成相应场效应晶体管的漏极和源极半导体区。在对多晶硅和漏极与源极半导体区进行了表面硅化处理后，为形成CMOS结构进行金属化以连接栅极与漏极和源极半导体区。
在构成CMOS结构之后，在低温过程中，特别是在小于450℃的温度下，将至少一个导电体这样装入半导体衬底的孔内，使半导体衬底的第一面和与第一面相对的第二面之间构成导电体。在此，低温过程是指不影响已存在的CMOS结构的质量和功能的过程。而高温过程则可能干扰或者甚至破坏用于连接栅极与漏极和源极半导体区的金属化。
该导电体用于连接电路与电子电路的其他元件，如其它衬底上的电路部件或者接线管脚。
具有优点的是在制造方法的另一个过程步骤中，通过将检测器相互接合或者借助于金属化与CMOS结构连接，将检测器与CMOS结构连接。在此方面具有优点的是检测器设置在CMOS结构旁。检测器最好设置在CMOS结构的上面和/或者旁边，优选与其邻接。作为检测器一般考虑用于电磁辐射——特别是用于可见光、UV或者X线辐射的传感器。
作为检测器此外还考虑与CMOS结构连接的检测器结构，其中，在所述传感器前面连接闪烁器，用于将电磁辐射，特别是X线辐射转换成具有匹配波长的适用于通过传感器检测的辐射。在此方面，传感器也可以在CMOS结构旁边直接埋入半导体衬底内。这种结构特别适合于在X线断层造影装置上使用。可替换的，作为与CMOS结构连接的检测器可以考虑将X线辐射直接转换成电信号的所谓直接转换器。
在一种具有优点的扩展中，CMOS结构在半导体衬底也称为正面的第一面上构成。检测器在此优选设置在该第一面上。也称为前端焊盘的主焊盘用于从该第一面接通。为此该主焊盘优选在半导体衬底的第一面上构成。在半导体衬底的第一面上构成至少一个副焊盘。副焊盘优选邻接至少一个导电体。在此，焊盘是指金属化的金属化表面，其具有与其他金属例如与接合线接触的相应尺寸。
副焊盘优选在电路金属化平面的特别是最下部的金属化平面上构成。这样使副焊盘具有优点地可以直接设置在半导体衬底附近或者邻接半导体衬底。但优选副焊盘通过薄介电层与半导体衬底绝缘。
依据一种具有优点的实施方式，副焊盘与至少一个主焊盘导电连接。在这里具有优点的是金属化。也可以选择副焊盘与主焊盘直接邻接。
在一种扩展的变化中，CMOS结构被第一钝化层覆盖。在后面的过程步骤中，为接通导电体局部去除第一钝化层，导电体特别是通过金属化导电连接。
虽然半导体衬底上的孔也可以机械产生，但依据本发明一种优选扩展，为构成孔在CMOS结构构成后蚀刻半导体衬底。
在蚀刻的第一变化中，蚀刻至少部分湿化学地进行。作为蚀刻剂可以使用例如氢氧化钾(KOH)、四甲铵化氢氧(TMAH)或者胆碱。根据例如由单晶硅或者碳化硅原子晶格组成的半导体衬底和所使用的蚀刻剂，在半导体衬底上湿化学地蚀刻不同的结构。如果例如使用氢氧化钾蚀刻由单晶硅组成的半导体衬底，则构成棱锥形的蚀刻结构。
在蚀刻的第二变化中，蚀刻至少部分作为等离子蚀刻进行。为进行等离子蚀刻，由惰性气体引发的等离子体的离子加速到半导体衬底上。在此半导体衬底不应蚀刻的部位通过掩模保护。优选加速离子与半导体衬底的表面之间的角度在蚀刻期间变化，从而可以根据角度和掩模在半导体衬底上蚀刻出例如平截头圆锥形的孔。等离子蚀刻也称为ICP(英语Inductive-Coupled-Plasma，电感耦合等离子体)。蚀刻与半导体衬底表面之间的变化角度具有优点地可以在50°-90°之间调整。
特别优选湿化学蚀刻和干蚀刻相互结合，方法是首先湿化学预蚀刻一个结构并将该结构通过干蚀刻加深蚀刻。也可以选择首先进行干蚀刻到该深度，然后通过湿化学蚀刻作用在半导体衬底的该深度中产生蚀刻结构。
在第一构成变化中，从半导体衬底的第一面进行蚀刻。在此，在半导体衬底的第一面上事先构成CMOS结构。在第二构成变化中，从半导体衬底的第二面进行蚀刻。金属化，特别是副焊盘优选形成蚀刻停止，它至少明显减缓蚀刻或者产生可用于估计蚀刻停止的信号。
依据一种构成，蚀刻之后孔壁被第二钝化层、特别是氮化物或者氧化物覆盖。在此，例如由SiO2或者Si3N4构成的该钝化层采用低温过程沉积。钝化层在此用于导电体以后涂覆的金属相对于半导体衬底绝缘，以防止例如所谓的串扰。
在一种具有优点的扩展中，第二钝化层至少部分被特别是钽或者钽/镍合金的扩散阻挡层覆盖。可替换的，钝化层本身构成扩散阻挡层，方法是为钝化使用一种对导电体所使用的金属来说在设置的温度下具有较小扩散常数的材料。
在另一种也可以组合的扩展中，第二钝化层和/或扩散阻挡层至少部分被用于形成高导电值的金属层覆盖。该金属层例如通过金属有机物的沉积(MOCVD金属有机化学气相沉积)、汽化渗镀或者溅射涂覆。该金属可以特别是钨、铝或者铜。
该金属层优选通过该层的金属、通过例如铜的其它金属或者通过例如铜镍的金属合金电镀或者无电流加厚。由于不同的沉积速度无电流的沉积特别是对薄的层厚有利，而电镀沉积可以缩短较大层厚的过程时间。孔优选通过金属层的加厚完全封闭。
依据一种构成变化，在半导体衬底的第二面上涂覆焊料并与导电体导电连接。焊料优选以焊料球的方式涂覆，它以所谓的倒装芯片技术用于连接电路。焊料球在回流焊料过程中具有优点地与其他元件，特别是其它衬底产生电连接和机械连接。如果焊料设置在导电体的位置上，可以直接或者在阻挡层的中间层下面涂覆焊料。如果焊接设置在半导体衬底背面的其它位置上，由于涂覆金属化层需要再布线。
依据另一种构成变化，在半导体衬底的第二面上接合其他衬底，特别是晶片。在此该其他衬底这样定位，使导电体与该其他衬底的电路结构连接。
为实现针对装置的目的，依据本发明电子组件具有CMOS结构的电路，其中，CMOS结构在半导体衬底上构成，并且其中与CMOS结构相距在半导体衬底的第一面和与第一面相对的第二面之间构成导电体以连接电路。
检测器优选与电路连接。正如所提到的那样，这些检测器特别是光敏传感器，可以用于可见光、紫外线或者X线范围的电磁辐射。该光敏检测器优选是半导体检测器。与检测器连接的电路用于分析检测器的信号。信号的分析在此是指信号的所有模拟或者数字处理，特别是信号的放大、校正、模拟或者数字滤波(信号处理器)、模数转换和/或者多路复用。
数字CMOS结构例如是由NMOS场效应晶体管和PMOS场效应晶体管组成的反相器。模拟CMOS结构例如是由NMOS场效应晶体管和PMOS场效应晶体管构成的差频放大器或者由NMOS场效应晶体管和/或者PMOS场效应晶体管构成的电流反射镜。
电路的CMOS结构在半导体衬底上构成。该半导体衬底优选通过蚀刻方法各向异性地形成结构。半导体衬底优选具有单晶硅、碳化硅、铌酸锂或者钽酸锂，它们可以采用干蚀刻法(等离子体蚀刻)或者化学蚀刻法各向异性地形成结构。
与CMOS结构相距的，导电体在半导体衬底的第一面和与第一面相对的第二面之间构成以连接电路。这种导电体也可以称为导电通路结构。CMOS结构在制造过程的所谓前端部分中构成，而导电体在所谓的后端过程中构成。这种电子组件在此优选依据上述方法制造。
在一种具有优点的构成中，邻接导电体的副焊盘与CMOS结构的至少一个主焊盘导电连接。副焊盘在此用于构成导电体，而主焊盘则特别是可以在导电体构成之前从半导体衬底具有CMOS结构的那一面连接和测试CMOS结构。
依据一种优选的扩展，导电体通过扩散阻挡层与半导体衬底分离。该扩散阻挡层有利地完全阻止金属原子扩散到半导体衬底内，在半导体衬底中金属原子作为杂质可能干扰CMOS结构的功能。
导电体优选具有由不同金属或者不同金属合金构成的多个层。这些金属或者金属合金可以使化学、热和电特性与邻接分界面的各层，特别是阻挡层或者金属层相配合。
依据一种优选的扩展，导电体在孔的进深方向上至少分段构成棱锥形。棱锥形结构例如可以通过湿化学蚀刻过程产生。这样与纯垂直干蚀刻相比，特别是可以用其他层，特别是用金属层更好地覆盖所产生的孔壁。
在一种具有优点的构成中，导电体邻接其他衬底、特别是晶片的导电区，其中，其他衬底与半导体衬底接合。导电区例如为高掺杂的半导体区或者硅区。
依据一种优选的扩展，大量半导体衬底彼此相邻设置。在此，每个半导体衬底具有大量在第一面和第二面之间构成的导电体。相邻设置在此是指在半导体衬底之间不设置功能元件，特别是不设置接合线。
本发明的另一个方面是将前面介绍的电子组件或者前面介绍的方法用于构成医疗技术装置，特别是计算机断层造影仪、核磁共振装置、X线诊断装置或者超声波诊断装置、正电子发射断层造影仪或者单光子发射计算机断层造影装置。
下面借助附图的实施例对本发明进行详细说明。其中图1示出部分电子组件的示意剖面图；图2示出电子组件一个实施例部分的示意剖面图；图3示出半导体衬底上蚀刻结构的示意剖面图；图4示出半导体衬底上填充了金属的蚀刻结构的示意剖面图；图5a-图5c示出用于构成导电体的过程步骤之间的示意剖面图；图6a和图6b示出用于借助于一个导电体导电连接两个衬底的实施例的过程步骤之间的示意剖面图；图7a和图7b示出用于借助于一个导电体导电连接两个衬底的另一实施例的过程步骤之间的示意剖面图；图8示出具有第一棱锥形导电体的半导体衬底实施例的示意剖面图；以及图9示出具有第二棱锥形导电体的半导体衬底实施例的示意剖面图。
具体实施例方式
光电检测器在医疗、安全技术的成像系统中和工业应用中使用。光电检测器阵列的公知医疗技术应用是计算机断层造影装置(CT)。在计算机断层造影装置中，以机械结构设置用于产生X射线的X射线源和对应的二维光电检测器阵列。工作时该结构环绕所拍摄的物体旋转，以针对相对于所要拍摄物体的所有旋转角获得X线图像。
图1示出例如为这种计算机断层造影装置(CT)的电子组件的一部分的示意剖面图。该电子组件具有与闪烁器81、81′光学耦合的光电检测器阵列80、80′。闪烁器81、81′将X射线辐射转换成可通过光电检测器阵列80、80′检测的光，例如处于可见的或者紫外线的范围内。光电检测器阵列80、80′设置并固定在半导体衬底10、10′上。半导体衬底10、10′例如具有单晶的硅晶体晶格。
在半导体衬底10、10′上构成电路的CMOS结构20、20′，它们通过模数转换器、数字滤波或者诸如此类可以分析光电检测器阵列80、80′的信号。CMOS结构20、20′优选具有模拟的和/或者数字的电路组成部件。
半导体衬底10、10′的下面设置具有其它电路结构200、200′的其它衬底100、100′。该衬底同样特别是具有其它集成CMOS结构的半导体衬底。可替换的，该衬底由陶瓷组成或者环氧树脂的印制电路板具有其它电路结构200、200′。
在半导体衬底10、10′上构成导电体30、30′，该导电体从半导体衬底10、10′的第一面S1向半导体衬底10、10′的第二面S2构成。导电体30、30′在此将电路的CMOS结构20、20’与其它衬底100、100′的其它电路结构200、200′连接。
其它衬底100、100′的电路结构200、200′通过焊接40、40′与导电体30、30′导电和机械连接。同样可以在其它衬底100、100′下面设置图1中未示出的其它衬底，其中，(在这种情况下中间的)衬底100、100′同样具有用于连接电路结构200、200′的导电体。
为通过多个光电检测器阵列80、80′取得尽可能大的检测器表面，至少将具有闪烁器81、光电检测器阵列80和半导体衬底10的第一设置与具有闪烁器81′、光电检测器阵列80′和半导体衬底10′的第二设置相邻设置，而无需在这两种设置之间构成电缆或者接合线方式的导电连接。间距d在此选择得很小，以考虑制造公差或者温度膨胀系数。间距d优选小于10μm，特别优选小于5μm。
尽管侧面膨胀很小，这种层叠的所谓“堆积”结构方式可以直接靠近光电检测器阵列80、80′构成高密度的电路20、20′、200、200′。这一点通过大量导电体30、30′取得，它们在构成CMOS结构20、20′之后装入半导体衬底10、10′内部。
下面附图的下列实施例也示出穿过半导体衬底10、10′延伸的导电体30、30′和用于构成这种导电体30、30′的过程步骤之后的状态。
图2示出具有导电体30的半导体衬底10的示意细部剖面图。仅示意示出的CMOS结构20具有金属或者硅化物的接线21，它与例如具有铝的金属化结构23导电连接。此外具有电介质22和24，它们作为钝化层防止CMOS结构、半导体衬底10和金属化结构23受到外界影响。
在半导体衬底10内装入邻接金属化结构23并因此与其导电连接的导电体30。为使导电体30与半导体衬底10绝缘，利用例如氮化硅或者二氧化硅的电介质31覆盖孔壁。在电介质31上沉积例如TaN、TaSi、TaSiN或者TiN的扩散阻挡层32，它防止导电体30的金属原子扩散到半导体衬底10内。
在扩散阻挡层32上涂覆例如含有铜的薄金属层33，其中，通过扩散阻挡层32防止铜原子扩散到半导体衬底10内。通过材料汽化渗镀(PVD)、溅射或者通过在低温过程中金属有机物的沉积(MOCVD)涂覆薄金属层33。
如果代替铜使用不明显向半导体衬底10扩散的其它材料，也可以除去扩散阻挡层32并将薄金属层33直接涂覆在电介质31上。作为金属层33可以使用优选具有镭、钯、钨、铝、钛和/或者铜的层。
在图2的实施例中，孔通过金属34填充，方法是例如将铜或者金电镀或者无电流沉积在厚度200μm-1000μm的薄金属层33上。不需涂层的区域在电镀中通过漆或者薄膜覆盖。在导电体30上还涂覆用于倒装芯片安装的焊料球35，它例如在回流焊接过程中产生与其他衬底100上其他导体的连接。在图2所示的实施例中，通过穿过金属层33、34的再布线36将焊料球35设置在半导体衬底10的与孔不同的位置上，其中，焊料球35用于倒装芯片安装的位置得到优化。
图3示意示出用于在具有晶向<100>的半导体衬底10上构成孔的优选实施例。在半导体衬底10的一面上涂覆具有氮化物层和氧化物层的交替层序的掩模。所示为Si3N4层301、SiO2层302和另一Si3N4层303。在该掩模的窗口内部将结构湿化学地蚀刻到半导体衬底10内，该结构构成角度54.7°的侧壁。为进行湿化学蚀刻例如使用氢氧化钾、胆碱或者四甲铵化氢氧。
这种结构湿化学地蚀刻到深度w0。接着进行等离子体干蚀刻(ICP，感应耦合等离子体)达到深度w1，其中，如图3虚线所示，湿化学预蚀刻的结构在结构上基本保持在深度w1上。这样可以在孔的该深度上利用扩散阻挡层32或者金属层33更好地覆盖壁。依据图1，如果该结构从与具有CMOS结构的第一面S1相对的第二面S2开始蚀刻，那么无需强制要求进一步处理具有CMOS结构20的第一面。
图4示出另一个实施例，其中，孔纯锥形蚀刻到半导体衬底内。这一点特别是在薄半导体衬底10的情况下具有优点，因为孔的宽度取决于半导体衬底10的厚度。在金属层33上电镀沉积金的填充物340。金沉积物利用TiCu的导电阻挡层341覆盖，以防止金与焊料球35的材料发生化学反应。
图5a-5c示出用于连接导电体30的多个过程步骤。在该实施例中，蚀刻半导体衬底10构成CMOS结构的第一面S1的孔。首先在具有CMOS结构20的面S1上将孔蚀刻到前端钝化物22内，以便在涂覆由焊料停止漆、抗干剂或者低温氮化硅或者二氧化硅掩模组成的蚀刻掩模后保护前端焊盘21(主焊盘)和CMOS结构20。接着通过等离子体干蚀刻过程(ICP)结构化通路结构到确定深度。依据图5a蚀刻进行到半导体衬底10内至少250μm的深度w2，优选300μm。
孔内部在孔蚀刻后将钝化层220涂覆在孔壁上，该钝化层此外在需要时可以具有扩散阻挡层。钝化层220为此具有例如PECVD氮化物层、PECVD氧化物层或者其它介电层或者聚对二甲苯。只要将如铜或者金这种金属用于种子层330，还必须沉积图5a-5c中未示出的例如TiN或者TaN的扩散阻挡层，以防止铜或金扩散到半导体衬底10的硅内。该扩散阻挡层在此具有优点地具有10到100nm之间的层厚度。
接着在孔内沉积例如具有铝、金、铜或者钨的金属层330，也称为金属种子层。该沉积在此通过物理或者化学沉积法进行。该薄金属层随后通过电镀(Cu、Ni、Au)或者无电流(Ni、Cu)沉积金属340加厚，具有优点的是孔在此至少局部、优选完全用金属340填充。如果仅局部填充通路的孔，那么首先重新钝化具有PECVD氮化物层、PECVD氧化物层或者其它电介质或者聚对二甲苯的金属330、340。但如果完全填充通路的孔，则可以取消该步骤。
接着经过化学或者物理蚀刻过程打开通向前端焊盘(主焊盘)21的钝化层220并继续沉积例如由铝、金、铜或者钨组成的金属化平面的金属层210。利用该金属层210将前端焊盘21与导电体30的金属层330、340导电连接。
在金属层330、340的上面构成例如由铝、铜、钨或者金组成的后端金属焊盘213，其中，后端金属焊盘213也可以称为副焊盘。接着将后端金属焊盘213和金属层210通过例如由PECVD氧化物或者氮化硅或者聚酰亚胺或者聚苯并恶唑电介质组成的后端钝化层221覆盖。
接着通过化学机械抛光(CMP)将具有半导体衬底10的晶片变薄到图5b中虚线所示线条CMP的厚度250μm+/-30μm，从而导电体30构成从具有CMOS结构的半导体衬底10的第一面S1到相对的第二面S2的通路。通过再研磨过程导电体30的金属330、340可被连接。
进行半导体衬底10第二面S2的背面过程化，方法是首先将半导体衬底的第二面S2例如利用电介质钝化并将其在导电体30的区域内通过照相平版印刷掩模蚀刻过程打开。在半导体衬底10的该相对的第二面S2上，借助于薄膜金属化涂覆用于背面再布线和钎焊的、例如具有铜、镍和/或者金的薄金属层336。在此，重新在用于再布线的印制导线336上涂覆钝化层360，其中，为了用焊料35钎焊在焊盘区内重新去除钝化层360。
如果取消背面上的再布线，那么半导体衬底10第二面S2的金属化在导电体30的区域内局部进行并在同一区域内也涂覆焊料35。
图6a和图6b示出本发明的另一个实施例，其中将晶片接合到半导体衬底10上，在图6a和6b的实施例中是第一硅衬底10。在图6a中，在将钝化层220涂覆在孔壁上后，将半导体衬底10化学机械抛光(CMP)到虚线所示的厚度。接着在半导体衬底10的抛光面(S2)上接合特别是具有第二单晶硅衬底1010的晶片。在该第二单晶硅衬底1010上，在孔内部接触金属层3300的位置上构成具有高掺杂剂浓度的掺杂剂区域1030，以便可以低欧姆地连接第二硅衬底1010。
图7a和7b示意示出过程状态中的另一个实施例，其中，只有在晶片与第二硅衬底1010接合后才将钝化层2200涂覆到孔壁上。接着，孔的底部2201通过蚀刻步骤从钝化层露出并将薄金属层3310置入孔内，该层与第二硅衬底1010的高掺杂接线半导体区邻接以用于低欧姆接触。作为对高掺杂半导体区1030的替换，为了接触也可以在晶片上具有金属导轨。
图8示出在化学机械抛光的过程步骤前使用金属331、341填充的孔。图9同样示出在化学机械抛光前使用金属332、342填充的孔。金属331、341或332、342通过钝化层2210或2220与半导体衬底10绝缘。金属331、341或332、342在图8和9的两个实施例中形成导电体30。孔的棱锥形或者圆锥形结构通过蚀刻角在60°和90°之间变化的等离子体干蚀刻法进行。
图9在此方面示出导电体30的结构通过蚀刻角造成的后切情况。
这些实施例可以改善利用金属331、341或332、342对孔的金属化。在背离CMOS结构的背面上直接接触焊盘的情况下，对于具有后切的实施变化来说，干蚀刻可以过程更加可靠地用于构成焊盘金属层的孔。
图8和9的实施例具有优点地也可以这样变化，从两面蚀刻半导体衬底10以构成孔。
权利要求
1.用于制造电子组件的方法，其中-在半导体衬底(10、10′)上构成用于形成电路的CMOS结构(20、20′)；-在构成CMOS结构(20、20′)之后在低温过程中、特别是在小于450℃的温度下将至少一个导电体(30、30′)装入半导体衬底(10、10′)的孔内，使半导体衬底(10、10′)的第一面(S1)和与第一面(S1)相对的第二面(S2)之间构成导电体(30、30′)用于连接电路。
2.按权利要求1所述的方法，其中，所述检测器(80、80′)与CMOS结构(20、20′)连接。
3.按权利要求1或2所述的方法，其中-在半导体衬底(10、10′)的第一面(S1)上构成CMOS结构(20、20′)，-在半导体衬底(10、10′)的第一面(S1)上构成用于接触该面(S1)的主焊盘(21)，以及-在半导体衬底(10、10′)的第一面(S1)上邻接至少一个导电体(30、30′)构成副焊盘(213)。
4.按权利要求3所述的方法，其中，在所述电路的金属化平面的一个金属化平面上构成副焊盘(213)。
5.按权利要求3或4之一所述的方法，其中，副焊盘(213)与至少一个主焊盘(21)导电连接。
6.按上述权利要求之一所述的方法，其中-CMOS结构(20、20′)被第一钝化层(22、220、2200、2210)覆盖，以及-局部除去第一钝化层(22、220、2200、2210)以接触导电体(30、30′)。
7.按上述权利要求之一所述的方法，其中，为构成孔在构成CMOS结构(20、20′)之后蚀刻半导体衬底(10、10′)。
8.按权利要求7所述的方法，其中，所述蚀刻至少部分湿化学地进行。
9.按权利要求7或8所述的方法，其中，所述蚀刻至少部分作为等离子蚀刻，特别是在与湿化学预蚀刻的结合下进行。
10.按权利要求7至9中任一项所述的方法，其中，蚀刻从半导体衬底(10、10′)的第一面(S1)进行。
11.按权利要求7或8所述的方法，其中，蚀刻从半导体衬底(10、10′)的第二面(S2)进行。
12.按权利要求7至11中任一项所述的方法，其中，所述蚀刻之后通过第二钝化层(31)、特别是氮化物或者氧化物覆盖壁和孔。
13.按权利要求12所述的方法，其中，第二钝化层(31)至少部分被扩散阻挡层(32)、特别是钽或者钽/镍覆盖，或者本身构成扩散阻挡层。
14.按权利要求12或13所述的方法，其中，第二钝化层(31)和/或扩散阻挡层(32)至少部分被具有金属、特别是具有钨、铝或铜的层(33、330、331、332、336)覆盖。
15.按权利要求14所述的方法，其中，所述具有金属的层(33、330、331、332、336)通过该层的金属，通过其他金属、特别是铜，或者通过金属合金、特别是铜/镍电镀地或者无电流地加厚。
16.按上述权利要求之一所述的方法，其中，在半导体衬底(10、10′)的第二面(S2)上涂覆焊料(35)并将该焊料与导电体(30、30′)导电连接。
17.按权利要求1至15中任一项所述的方法，其中，在半导体衬底(10、10′)的第二面(S2)上接合其他衬底(1010)。
18.一种电子组件，-具有包括CMOS结构(20、20′)的电路，-其中，该电路的CMOS结构(20、20′)在半导体衬底(10、10′)上构成，-其中，与CMOS结构(20、20′)相距地在半导体衬底(10、10′)的第一面(S1)和与第一面(S1)相对的第二面(S2)之间构成导电体(30、30′)用于连接电路。
19.按权利要求18所述的电子组件，其中，所述电路与检测器(80、80′)连接并用于分析检测器(80、80′)的信号。
20.按权利要求18或19所述的电子组件，其中，副焊盘(213)邻接所述导电体(30、30′)并与CMOS结构(20、20′)的至少一个主焊盘(21)导电连接。
21.按权利要求18至20中任一项所述的电子组件，其中，所述导电体(30、30′)通过扩散阻挡层(32)与半导体衬底(10、10′)分离。
22.按权利要求18至21中任一项所述的电子组件，其中，所述导电体(30、30′)具有由不同金属或者不同金属合金构成的多个层(33、330、331、332、336、3310、34、340、341、342)。
23.按权利要求18至22中任一项所述的电子组件，其中，所述导电体(30、30′)至少分段地构成为棱锥形。
24.按权利要求18至23中任一项所述的电子组件，其中，导电体(30、30′)邻接其他衬底(1010)的导电区(1030)，其中，该其他衬底(1010)与所述半导体衬底(10、10′)接合。
25.按权利要求18至24中任一项所述的电子组件，其中，具有多个在第一面(S1)与第二面(S2)之间构成的导电体(30、30′)的多个半导体衬底(10、10′)彼此相邻设置。
26.一种按上述权利要求之一所述的电子组件或者方法在构成医疗技术装置，特别是计算机断层造影装置、核磁共振装置、X线诊断装置、超声波诊断装置、正电子发射断层造影装置或者单光子发射计算机断层造影装置时的应用。
全文摘要
本发明涉及一种用于制造电子组件的方法和相应制造的电子组件。在此方面，在半导体衬底(10、10′)上构成用于形成电路的CMOS结构(20、20′)，并在构成CMOS结构(20、20′)之后在低温过程中、特别是在小于450℃的温度下将至少一个导电体(30、30′)装入半导体衬底(10、10′)的孔内，使半导体衬底(10、10′)的第一面(S1)和与第一面(S1)相对的第二面(S2)之间构成导电体(30、30′)用于连接电路。该电子组件可以紧密设置电子元件和检测器(80、80′)并特别适用于医疗技术装置。
文档编号H01L21/8238GK1901198SQ20061015132
公开日2007年1月24日 申请日期2006年6月26日 优先权日2005年6月24日
发明者杰拉尔德·埃克斯坦, 奥利弗·弗罗伊登伯格, 冈特·米勒, 迈克尔·希尔, 斯蒂芬·沃思 申请人:西门子公司