专利名称：半导体封装构造及其制程的制作方法
技术领域：
本发明涉及一种半导体封装构造，特别是关于一种具有复数个半 导体芯片的半导体封装构造。
背景技术：
随着对微小化以及高运行速度需求的不断增加，具有复数个半导体 芯片的半导体封装构造(即多芯片封装构造)在许多电子装置中越来越 具有吸引力。多芯片封装构造通过将处理器、内存以及逻辑芯片组合在 单 一封装构造中，可使得长印刷电路板连接线路所导致的对系统运作速 度的限制达到最小化。此外，多芯片封装构造可减少芯片间连接线路的 长度而降低讯号的延迟以及存取时间。然而，在某些应用中(例如用以监测汽车轮胎压力的胎压监测系 统)，会为了功能性、可靠性、安全性及/或可制造性的需求而想要将某 一芯片(例如一感测芯片)与其它集成电路芯片隔开。胎压监测系统一 般包括用以感测压力的一感测芯片，以及对温度与系统电池电压作出反应的一专用集成电路(ASIC)。胎压监测系统可以现有的各种不同的方式封装。WO 2005/038422 Al专利揭示了一种现有的封装方法，是将胎压监测系统的元件封装在 一共同导线架上，其中ASIC被完全覆盖而使其不受局部环境的影响，而感测芯片则i殳于一开》文凹处，该凹处以一具有压力传递开口的盖子封 住。然而，该现有胎压监测系统的感测芯片是直接承载在导线架的芯片 承座上。由于该感测芯片与芯片承座的热膨胀系数差异相当大，因此， 该感测芯片与芯片承座会随着该感测芯片所在环境的温度变化，而产生不同的膨胀或收缩量；而这会导致该感测芯片的结构翘曲(warpage),致 使感测芯片无法侦测到胎压。此外，该热膨胀系数不相配现象(CTE mismatch)所导致的热应力也可能会导致该感测芯片与芯片承座间发生 层裂(delamination)或是导致芯片破裂。此外，这种差异也可能在该感测因此，极有必要提供 一 种创新的半导体封装构造及其制 程，以克服上述现有技术存在的缺点。发明内容本发明的目的在于提供一种用于胎压监测系统的半导体封装构 造及其制程，以克服或至少改善上述现有技术存在的芯片与芯片承座之 间发生层裂或是芯片翘曲甚至破裂这 一 问题。为实现上述目的，本发明提供一种半导体封装构造，主要包括一 导线架、 一包覆于一第一封胶体内的第一半导体芯片(例如一专用集成 电路(ASIC))(该第一封胶体具有一凹处用以容置一第二半导体芯片 (例如一压力感测芯片))，以及一设于该第一封胶体的该凹处上的盖 件。值得注意的是，该第一封胶体至少有一部份形成在该第二半导体芯 片与该芯片承座之间，使得该第二半导体芯片不是设在该芯片承座上而 是直接设于该第 一封胶体的该部份上。由于该第 一封胶体的热膨胀系数 一般与该第二芯片大致相同，因此前述设计可有效改善或克服该第二芯 片与芯片承座之间发生层裂或是芯片翘曲甚至破裂的这一现有问题。本发明另提供 一 种用以制造前述半导体封装构造的制程。该制程包括下列步骤(a)将一第一半导体芯片接合于导线架的芯片承座；(b)将 该第一半导体芯片电性连接至该导线架的第一与第二引脚；(c)将该第 一半导体芯片、该芯片承座以及每一个第一与第二引脚的至少一部份包 覆于一第一封胶体内，该第一封胶体具有一凹处暴露出每一个第二引脚 内脚部之上表面，并且该第一封胶体至少有一部份形成在该芯片承座之 上表面；(d)将一第二半导体芯片设于该第一封胶体的该凹处以及该芯 片承座上表面的该第一封胶体的该部分之上；(e)将该第二半导体芯片 电性连接至第二引脚内脚部；以及(f)将一盖件设于该第一封胶体的该 凹处上。与现有技术相比，由于本发明封装构造的第 一封胶体 至少有一部份形成在该第二半导体芯片与该芯片承座之间，因此，使得该第二半导体芯片不是设在该芯片承座上而是直接设于该第一封胶体 的该部份上。由于该第 一封胶体的热膨胀系数一般与该第二芯片大致相 同，因此前述设计可有效改善或克服该第二芯片与芯片承座之间发生层 裂或是芯片翘曲甚至破裂的这一现有问题。以下结合附图与实施例对本发明作进 一 步的说明。
图1为根据本发明一较佳实施例的半导体封装构造的上视图。 图2为沿图1中2-2剖面线所得的剖视图。 图3为沿图1中3-3剖面线所得的剖视图。
具体实施例方式
有关本发明的详细说明及技术内容，现就结合
如下图1-3所示为根据本发明一较佳实施例的一半导体封装构造100。 图1所示为该半导体封装构造100的上视图。图2所示为沿图1中2-2 剖面线所得的剖视图。图3所示为沿图1中3-3剖面线所得的剖视图。 如图l所示，该半导体封装构造100主要包括一导线架110、 一包覆于 一第一封胶体130内的第一半导体芯片120 (该第一封胶体130具有一 凹处132用以容置一第二半导体芯片140,以及一设于该第一封胶体130 的该凹处132上的盖件150 (参见图2以及图3 )。举例而言，该第一半 导体芯片120可以是一分立型元件、 一集成电路或一控制芯片，而该第 二半导体芯片140可以是一必须暴露于环境中的传感器，例如一化学传 感器、 一压力传感器、 一温度传感器、 一光学传感器、 一速度传感器或 是一加速度计。此外，该第二半导体芯片140可以是一表面声波(SAW) 元件或是其它的半导体芯片。该盖件150较佳地具有一孔洞152，用以 使该第二半导体芯片140暴露于周边环境(这是某些种类的电子芯片(例 如至少前述传感器中的一些)必须的)。该盖件150的孔洞152具有适 当的尺寸，用以让预定要暴露于环境中的传感器可以与该芯片封装构造 之外的环境交流，同时又可以避免污染物渗透到该凹处132内。该导线架IIO包括复数个配置于该芯片承座116旁边的第一引脚112 与第二引脚114。该导线架110 —般由以铜为基础的合金，或铜或含有 铜的合金为材料，并以冲压或蚀刻的方式所制成。有三种引脚表面处理 适用于本发明的导线架后镀锡铅(post plated SnPb),雾锡(matte tin )， 以及前镀镍/4巴再薄镀一层金(即前镀导线架(Pre-Plating Lead Frame,简 称PPF))。这些第一引脚112与第二引脚114全部连接至一分隔件(dambar) (未图示)。该芯片承座116藉由四个支撑肋条117而连接至该分隔件。佳地设有复数个虚支撑肋条118。该第一半导体芯片120藉由银胶或其它非导电胶(未图示)而固设 于该芯片承座116的下表面，并且藉由复数条连接线122 (未示于图1 中，但示于图2以及图3中)电性连接至这些第一引脚112与第二引脚 114。该第一半导体芯片120被包覆在该第一封胶体130内用以防止水 气与震动。该第一封胶体130也包覆该芯片承座116以及每一个第一引 脚112与第二引脚114的一部份。每一个第二引脚114的内脚部1142 的上表面1142a暴露于该凹处132的底面132a,用以与该第二半导体芯 片140电性连接。此外，这些第一引脚112分别具有一外脚部由该第一 封胶体130侧边往外延伸，然后再形成标准的引脚构造例如海鷗翼 (gull-wing)(参见图3 )。该第二半导体芯片140藉由一胶层142(例如银胶或其它非导电胶) 而固设于该凹处132的底面132a，并且藉由复数条连接线122 (最佳示 于图2中)电性连接至这些第二引脚114。该第一封胶体130较佳地具 有一突出于该凹处底面132a的突出部134。该突出部134设于该第二半 导体芯片140与这些第二引脚114内脚部1142的暴露上表面1142a之间， 用以防止该胶层142溢出而污染该暴露的上表面1142a。该封装构造100 进一步设有一第二封胶体160，该第二封胶体160可藉由涂布一弹性封 胶材料覆盖于该第二半导体芯片140上而形成。在实施例中，该第一封 胶体130竖立于该凹处132周围的墙上较佳地设有一阻塞结构170，用 以避免该封胶材料溢出至该凹处132外。值得注意的是，如图2与图3所示，该第一封胶体130至少有一部 份形成在该第二半导体芯片140与该芯片承座116之间，使得该第二半 导体芯片140不是设在该芯片承座116上而是直接设于该第一封胶体130的该部份上。由于该封胶体130的热膨胀系数一般与芯片大致相同， 因此前述设计可有效改善芯片与芯片承座间发生层裂或是芯片翘曲甚 至破裂的问题。该第一封胶体130较佳地以一现有的模塑制程例如传递模塑法形 成。在模塑制程中，该导线架110被上模与下模(未图示)夹持在位置 上，该上模与下模界定一与该第一封胶体130外型大致相符的模穴。该 下模较佳地设有一固定销(fixture pin),用以支撑这些第二引脚114的内 脚部1142,藉此避免不想要的溢胶形成在该棵露的上表面1142a。该固 定销会导致一孔136形成在该第一封胶体130中(较佳地示于图2中)。在一实施例中，较佳地如图2所示，该大致平坦的芯片承座116并 未以共平面的方式延伸至大致平坦的导线架110的其它部分。详细而言， 每一支撑肋条117较佳地包括一下陷(downset)部117a，使得该芯片承座 116位于一低于该导线架110其它部分的平面上。如此一来，该第一封 胶体130至少有一部份可以形成在该第二半导体芯片140与该芯片承座n 6之间。较佳地，如图2所示，这些第二引脚114内脚部1142的上表面1142a 以及相对的下表面1142b分别电性连接至该第一半导体芯片120与该第 二半导体芯片140。如此，可以电性连接该第一半导体芯片120与该第 二半导体芯片140。在一具体实施例中，本发明的半导体封装构造可用于一胎压监测系 统(未图示)。在此实施例中，该第一半导体芯片120可以是一专用集 成电路(ASIC),而该第二半导体芯片140可以是一压力感测芯片。用以 形成该第二封胶体160的封胶材料较佳地具有足够的弹性而使得该感测 芯片可以感应周围压力的变化。这些第一引脚112的外脚部较佳地设计 成与现有胎压监测系统兼容。虽然本发明以具有两个半导体芯片的半导体封装构造100进行详 细讨论，然而具有两个以上半导体芯片的平导体封装构造也仍在本发明 的范畴内。本发明另提供一种用以制造前述半导体封装构造的制程。该制程包括下列步骤(a)将一第一半导体芯片120接合于导线架110的芯片承 座116; (b)将该第一半导体芯片120电性连接至该导线架110的这些第 一与第二引脚112、 114; (c)将该第一半导体芯片120、该芯片承座116 以及每一个第一与第二引脚114、 116的至少一部份包覆于一第一封胶 体130内；(d:)将一第二半导体芯片140设于该第一封胶体130的该凹 处132以及该第一封胶体130的该部分之上；(e)将该第二半导体芯片 140电性连接至这些第二引脚114的内脚部1142;以及(f)将一盖件150 设于该第一封胶体130的该凹处132上而形成一半导体封装成品。在量产时， 一般会将复数个导线架单元整合成为一导线架条，藉此 可以同时制造复数个半导体封装构造。在此实施例中，步骤(f)之后会进 行一切成单颗步骤而完成封装制程。此外，在切成单颗前，可进行一测 试制程以有效降低测试的整体成本。这一测试是在那些封装构造仍然在 导线架条上时进行的最终电性确认。在该测试之前，会进行一切割步骤 例如一 冲切步骤，使这些第 一与第二引脚112、114以及该分隔件(dambar) 之间彼此电性绝缘而留下大致完整的虛支撑肋条118，这些虚支撑肋条 118用以将那些前述的半导体封装成品与该导线架条连接。与现有技术相比，由于本发明封装构造的第 一封胶体 至少有一部份形成在该第二半导体芯片与该芯片承座之间，因此，使得 该第二半导体芯片不是设在该芯片承座上而是直接设于该第一封胶体
的该部份上。由于该第一封胶体的热膨胀系数一般与该第二芯片大致相 同，因此前述设计可有效改善或克服该第二芯片与芯片承座之间发生层 裂或是芯片翘曲甚至破裂的这一现有问题。
权利要求
1、一种半导体封装构造，其特征在于包括一导线架，具有一芯片承座以及复数个配置于该芯片承座旁边的第一引脚与第二引脚；一第一半导体芯片，固设于该芯片承座的下表面，该第一半导体芯片电性连接于第一与第二引脚；一第一封胶体，包覆该第一半导体芯片、该芯片承座以及每一个第一与第二引脚的至少一部份，该第一封胶体具有一凹处暴露出每一个第二引脚内脚部的上表面；一第二半导体芯片，设于该第一封胶体的该凹处并且位于该芯片承座上表面的正上方，该第二半导体芯片电性连接于第二引脚的内脚部；以及一盖件，设于该第一封胶体的该凹处上；其中该第一封胶体至少有一部份形成在该第二半导体芯片与该芯片承座之间。
2、 如权利要求1所述的半导体封装构造，其特征在于该第二半导 体芯片是藉由一胶层固设于该第一封胶体的该凹处的底面，并且该第一 封胶体具有一突出于该凹处底面的突出部，该突出部设于该第二半导体 芯片与第二引脚内脚部的暴露上表面之间。
3、 如权利要求l所述的半导体封装构造，其特征在于该半导体封 装构造进一步包括一第二封胶体，设于该第一封胶体的该凹处，用以包覆该第二 半导体芯片；以及一阻塞结构，设于该第一封胶体竖立于该凹处周围的墙上，用以 避免该第二封胶休的材料溢出该凹处之外。
4、 如权利要求1所述的半导体封装构造，其特征在于该第二半导体芯片为 一 感测芯片，并且该盖件具有 一 孔洞。
5、 如权利要求1所述的半导体封装构造，其特征在于进一步包 括一第二封胶体设于该第一封胶体的该凹处，用以包覆该第二半导体芯片。.
6、 如权利要求1所述的半导体封装构造，其特征在于第二引脚内 脚部的上表面以及相对的下表面分别电性连接至该第二半导体芯片与 该第一半导体芯片。
7、 如权利要求1所述的半导体封装构造，其特征在于该半导体封 装构造进一步包括复数个虚支撑肋条。
8、 一种半导体封装制程，包括以下步骤(a) 提供一导线架，该导线架具有一芯片承座以及复数个配置 于该芯片承座旁边的第一引脚与第二引脚；(b) 将一第一半导体芯片接合于该导线架的芯片承座；(c) 将该第一半导体芯片电性连接至该导线架的第一与第二引脚；(d) 将该第一半导体芯片、该芯片承座以及每一个第一与第二 引脚的至少一部份包覆于一第一封胶体内，该第一封胶体具有一凹处暴 露出每一个第二引脚内脚部的上表面；(e) 将一第二半导体芯片设于该第一封胶体的该凹处；(f) 将该第二半导体芯片电性连接至第二引脚的内脚部；以及 (g)将一盖件设于该第一封胶体的该凹处上；其特征在于步骤(d)进一步包括至少形成一部份该第一封胶体在该芯片承座的上表面，步骤(e)中该第二半导体芯片同时设于该 芯片承座上表面的该第一封胶体的该部分之上。 -
9、如权利要求8所述的半导体封装制程，其特征在于该制程进一 步包括涂布一材料来包覆该第二半导体芯片。
10、如权利要求8所述的半导体封装制程，其特征在于进一步包括分别电性连接该第二引脚内脚部的上表面以及相对的下表面至该第 二半导体芯片与该第一半导体芯片。
全文摘要
一种半导体封装构造，主要包括一导线架、一包覆于一第一封胶体内的第一半导体芯片(例如一专用集成电路(ASIC))(该第一封胶体具有一凹处用以容置一第二半导体芯片(例如一压力感测芯片))，以及一设于该第一封胶体的该凹处上的盖件。该第一封胶体至少有一部分形成在该第二半导体芯片与该芯片承座之间，使得该第二半导体芯片不是设在该芯片承座上而是直接设于该第一封胶体的该部分上。
文档编号H01L25/00GK101150117SQ20061015980
公开日2008年3月26日 申请日期2006年9月22日 优先权日2006年9月22日
发明者朴善裴, 李锡元, 郑大训 申请人:日月光半导体制造股份有限公司