专利名称：用于soc应用的高密度沟槽式非易失性随机访问sonos存储单元的结构及制造方法
技术领域：
本发明涉及半导体存储器件及其制造方法。更特别地，本发明 涉及具有可随机访问存储位置的双晶体管(2-Tr)半导体-氧化物-氮化物-氧化物-半导体(S0N0S)沟槽存储单元及其制造方法。本发 明提供了 2-Tr S0N0S沟槽存储单元，其中选择栅位于沟槽结构中并 且存储栅位于半导体衬底的表面上，或者选择栅与存储栅二者均位 于沟槽结构中。
背景技术：
传统的闪存产品采用浮栅技术，其中存储状态由存储在绝缘但 导电的层中的电荷表示，该绝缘但导电的层位于控制栅电极与器件 沟道区域之间，该传统的闪存产品典型地使用10V或更高的编程电 压(即，写入和擦除)。由于需要为浮栅存储器操作提供高电压电 平，所以浮栅存储器与互补金属氧化物半导体(CMOS)的集成成为 了问题。第一，目前CM0S电源(Vdd)接近lV。在这些低电源电压下， 很难提供浮栅操作所需的高电压电平，甚至是在使用电荷泵电路的 情况下也是如此。目前，除了为与芯片相关的任何CMOS逻辑提供低 电压电源之外，还必须为浮栅存储器提供单独的高电压电源，例如， 3. 3V，并且使用电荷泵电路。对于移动应用，必须为传统浮栅存储 器提供高电源电压严重限制了电池的寿命。而且，将浮栅存储器与 CMOS集成存在严重的成本代价，估计可能需要的额外的光刻步骤达 9步之多。可随机访问半导体-氧化物-氮化物-氧化物-半导体(S0N0S ) (也称为金属-氧化物-氮化物-氧化物-半导体(M0N0S);注意除了
多晶硅用作S0N0S的栅导体，金属用作M0N0S的栅导体之外，术语 S0N0S和M0N0S基本上表示同样类型的存储单元)存储器被认为是浮 栅存储器的一种可行的取代物，因为这些存储器采用适中的操作电 压，例如，大约5V。在这样的存储单元中，存储状态由存储在绝缘 层中的电荷表示，该绝缘层位于控制栅电极与器件沟道区域之间。 根据存储单元的编程条件，有可能例如将高电压电源从3. 3V降至 1.8V，或者甚至完全取消单独的电源，从而延长电池的寿命。此外， 由于S0N0S存储器典型地利用均匀隧穿(uniform tunneling)进行 编程，避免了通常伴随浮栅存储器的可靠性问题，比如热空穴注入。 然而，S0N0S单元受尺寸的影响不可避免。编程所需的适中电压 限制了所能采用的晶体管设计。如果器件沟道长度太短，则短沟道 效应，包括穿崩(punch-through)，甚至在这些电压下也^艮容易发 生。增加沟道掺杂浓度以阻止穿崩会导致降低结击穿并且破坏任何 存储容量。S0N0S存储单元的尺寸受限于平面器件。选择栅和存储栅典型地 分别形成，并且这些类型的单元的单元尺寸通常都很大。最近，报 道了 一种以90nm基准设计的具有单元尺寸为0. 157 p m2的S0N0S平 面位单元。例如，参见C.T. Swift, G. L, Chindalore， K. Harber, T. S.Harp， A. Hoef ler， C. M. Hong， P丄IngersoU， C. B. U， E. J.Prinz， J. A. Yater; "An embedded 90nm S0N0S nonvolatile memory utilizing hot electron programming and uniform tunnel erase，'， IE画Tech. Dig., pp 927-930, December 2002 。尽管尺 寸更小了，但平面单元有其自身的限制，比如在未来阶段改变沟道 长度可能会更加困难。此外，平面0N0存储栅必须与任一 CMOS栅工 艺分开构造。除了CM0S工艺外，以上还需要额外的4个掩膜来创建 现有技术中的S0N0S单元阵列。由于需要分开S0N0S存储栅与CMOS 处理，因此与高性能CMOS的集成会变得很昂贵。由上可知，仍然需要提供用于形成高密度S0N0S存储单元的方 法，该高密度S0N0S存储单元与现有技术的非易失性存储单元相比，
能够在更低的电压下被随机访问和编程。 发明内容本发明提供了非易失性存储单元，也即，S0N0S存储单元，其面 积小于现有技术中使用平面CMOS晶体管的单元。本发明也提供了与单元。本发明还提供了其制造工艺与工业标准CMOS工艺兼容的非易 失性S0N0S存储单元。本发明甚至还提供了一种相对于现有技术中 S0N0S和浮栅NVRAM单元改进的S0N0S存储单元。特别地，本发明提供了具有可随机访问存储位置的双晶体管(2-Tr ) S0N0S存储单元。在一个实施例中，存储晶体管是位于半导 体衬底的表面上的平面器件，而选择晶体管位于沟槽结构中，该沟 槽结构在半导体衬底内。在本发明的该实施例中，"浅"沟槽结构(深度大约为1 ~ 2 jum的量级)被用作选择栅，或者换句话说，该 单元的访问场效应晶体管(FET)沿着沟槽结构的垂直侧壁分布。由 于沟槽深度可以在不影响单元的面积密度的情况下制造得更大，因 此可以防止选择栅的短沟道效应，其中沟槽深度决定单元的沟道长 度。因为选择MOSFET是沿着沟槽的侧壁形成，所以在减小连续工艺 节点的最小特征尺寸的情况下，其沟道长度也不受缩放比例的约束； 但是，沟槽横截面尺度可以利用工艺节点的最小特征尺寸来容易地 进行缩放，从而避免面积损失。据估计一个在65nm逻辑库中设计的 2-Tr S0N0S单元可以达到0. 15 |^1112的量级，这比目前市场上的任一 2-Tr存储单元小近5倍。在本发明的第一实施例中还提供了如下优点，包括(l)存储单元 的操作所使用的电压是目前闪存所使用的一半，从而为存储单元的 氧化可靠性提供了更高的裕度，(2)由于在读取操作期间存储FET 未加偏压，所以与l-Tr N0R相比，可以从本质上4交好地读耳又例如干 扰特性。此外，将S0N0S沟槽单元集成到CMOS中所需的额外掩膜的 数目估计最大是4。沟槽结构在提供这些尺寸大大减小的2-Tr S0N0S单元中起了关 键作用。不过，不像嵌入式动态随机访问存储器(eDRAM)技术中的 沟槽结构，本发明的沟槽结构的深度要浅得多。沟槽结构的深度仅 需要容纳 一个能最小化有害的短沟道效应的沟道长度；估计沟槽深 度大约为0. 5 ~ 1. Oiam对此已经足够。本发明单元的第二个特有的特征是选择栅接通的方式。为了保持 单元紧凑，在沟槽结构上直接布置金属接触，用于接通该(沟槽) 栅极。本发明的第三个特有的特征是对沟槽的源极侧扩散。这里， 沟槽选择栅的源极布置在沟槽结构的最底部，通过深N-带注入接通(这通常称为"公共掩埋源极")。通过围绕阵列的N-扩散保护环， 非常类似于围绕eDRAM阵列(以与掩埋板接通)的N-扩散保护环， 将源极控制设置在阵列边缘。特别地，概括说来，本发明的第一实施例提供了一种非易失性随 机访问存储单元，其包括半导体衬底，包括至少一个含有多个沟槽结构的阵列区域，该沟 槽结构的深度约为l~2um,每个沟槽结构都包括选择晶体管，该选 择晶体管具有位于所述沟槽结构的垂直侧壁上的沟道，其中选定的沟槽结构由沟槽隔离区域隔开；源极扩散，位于每个沟槽结构的底壁之下；以及存储晶体管，包括位于所述半导体衬底的表面上的氧化物/氮化 物/氧化物栅电介质，并且邻接于所述选定的沟槽结构。除了上述2-Tr S0N0S存储单元结构之外，本发明也提供了一种 制造该单元的方法。概括地说，用于形成上述非易失性随机访问存 储单元的方法包括在半导体衬底的阵列区域中形成多个沟槽结构，其中每个沟槽结构的深度约为1 ~ 2 ium;在每个沟槽结构之下形成源极扩散，并且沿每个沟槽结构的侧壁 形成垂直选择沟道；在每个沟槽结构中形成选择栅晶体管；在选定的沟槽结构之间设置沟槽隔离区域；以及形成存储晶体管，该存储晶体管包括位于所述半导体衬底的表面 上的氧化物/氮化物/氧化物栅电介质，并且所述存储晶体管邻接于 所述选定的沟槽结构。在本发明的第二实施例中，存储晶体管和选择栅晶体管二者都位 于沟槽结构中，所述沟槽结构形成于半导体衬底中。在该实施例中， 提供了一种S0N0S存储沟槽存储单元，其可按比例缩小至当前在 65nm逻辑时期的S0N0S单元尺寸的大约1/2，并且4又使用超过CM0S 工艺的单一掩膜工艺。基本上，第二实施例所述的SONOS沟槽存储 单元消除了标准CMOS工艺与非易失性随机访问存储器存储和访问元 件的处理间的相互影响。该实施例的关键在于选择栅和存储栅集成 在沟槽结构中。该沟槽结构典型地具有一大约为1 2jum的深度， 该深度是从半导体衬底的顶表面测量到沟槽底壁。相对浅的沟槽深 度(相比于DRAM存储电容器8nm的深度来说)易于同时容纳选择 晶体管和存储晶体管，从而相对地免受困扰CMOS逻辑器件的短沟道 效应的影响。这里，选择栅生长在沟槽结构的底部，而包括0N0膜 的存储晶体管形成在沟槽结构的上部。通过允许选择栅和存储栅组 合在一个沟槽结构中，在65mn逻辑工艺中，可以将单元的单元尺寸 缩小至大约为0. 07 ~ 0. 09 iam2。此外，沟槽S0N0S选择栅和存储栅 二者的形成可以完全不受常规CMOS处理的影响，不需要特殊的阻挡 掩膜来创建不同的栅电介质，并且可以在不损失逻辑性能的情况下 完全最优化存储单元的功能性。将沟槽S0N0S单元实现于CMOS逻辑 工艺中仅需要向基本逻辑工艺增加一个掩膜工艺。特别地，概括地说，本发明的第二实施例提供了一种非易失性随 机访问存储单元，其包括半导体衬底，包括至少一个含有多个沟槽结构的阵列区域，该沟 槽结构的深度约为1 2pm,每个沟槽结构都包括下部以及上部，该 下部包括选择晶体管，所述选择晶体管具有位于所述沟槽结构的垂 直侧壁上的沟道，该上部包括存储晶体管，所述存储晶体管包括氧
化物/氮化物/氧化物栅电介质；沟槽隔离区域，位于选定的沟槽结构之间；以及 源极扩散，位于每个沟槽结构的底壁之下。除了上述2-Tr S0N0S存储单元结构之外，本发明也提供了一种 制造该单元的方法。概括地说，用于形成上述存储单元结构的方法 包括在半导体衬底的阵列区域中形成多个沟槽结构，其中每个沟槽结 构的深度约为1 ~ 2)am;在每个沟槽结构之下形成源极扩散，并沿每个沟槽结构的侧壁形 成垂直选^^沟道；在每个沟槽结构的下部中形成选择晶体管；在每个沟槽结构的上部中形成存储晶体管，所述存储晶体管包括 氧化物/氮化物/氧化物栅电介质；以及在选定的沟槽结构之间形成沟槽隔离区域。
图1至图6是(通过横截面视图)说明在本发明的第一实施例 中使用的用于制造本发明的2-Tr S0N0S存储单元的基本处理步骤的 图示。在该第一实施例中，选择栅位于沟槽结构内，而存储栅位于 半导体衬底的表面上，该半导体衬底包含所述沟槽。图7是示出了所提出的单元阵列的示意图，该单元阵列包括单 元A-D,每个单元都包括由图l至图6所示处理步骤所提供的本发明 的2-Tr S0N0S单元。图8至图10是(通过横截面视图)说明在本发明的第二实施例 中使用的用于制造本发明的2-Tr S0N0S存储单元的基本处理步骤的 图示。在该第二实施例中，选择栅和存储栅二者均位于沟槽结构内， 该沟槽结构形成于半导体衬底内。图11是单元阵列布局(俯视图)，包括图10中所示的本发明 的2-Tr S0N0S存储单元。 图12是(通过横截面视图)说明一种可选的2-Tr S0NS0存储 单元的图示，该存储单元可使用本发明的第二实施例形成。图13是单元布局(俯视图)，包括图12中所示的本发明的2-Tr S0N0S存储单元。
具体实施方式
本发明提供了具有可随机访问存储位置的2-Tr S0N0S存储单元 及其制造方法，以下将参考本申请的附图进行更详细的描述。应注 意到，本申请的附图旨在于示意性目的，因此未按比例绘制。第一实施例2-Tr S0N0S存储单元，其中选择栅位于沟槽结构 内，而存储栅位于半导体衬底的表面上，该半导体衬底包含所述沟 槽结构。制造本发明的2-Tr S0N0S存储单元的第一实施例，首先提供如 图1所示的结构10，该结构包括至少一个阵列区域100，以及至少 一个位于所述至少一个阵列区域100外围的区域102。此处区域102 称为阵列外围。图1所示的结构10包括含有焊盘叠层14的半导体 衬底12，该焊盘叠层在位于阵列区域100处的衬底12的顶部上具有 多个开口 16。在阵列区域100中，结构10还包括多个位于半导体衬 底12中的沟槽结构18。应注意到，在外围阵列区域102中的半导体 衬底12受焊盘叠层14的匀厚层的保护。图1中所示的半导体衬底12包括任意传统半导体材料，例如包 括Si， SiC, SiGe， SiGeC, Ge合金，GaAs， InAs, InP以及其他I11/ V或II/VI化合物半导体。半导体衬底12也可以包括诸如绝缘体上 硅或绝缘体上SiGe之类的分层半导体。典型地，半导体衬底12是 含硅的半导体，比如Si, SiGe, SiC, SiGeC,绝缘体上硅或绝缘体 上SiGe。焊盘叠层14包含有至少两种材料层，包括底部坪盘氧化物层和 上部氮化物焊盘层。焊盘叠层14各单独的层在本发明的附图中未示 出。焊盘叠层14的厚度可以随叠层中材料层的数目变化。典型地， 包括焊盘氧化物和焊盘氮化物的焊盘叠层14的整个厚度大约为20~ 500nm。在示例性实施例中，焊盘氧化物具有约为5 ~ 1 Onm的厚 度，而焊盘氮化物具有约为100~ 200nm的厚度。使用 一种或多种传统的匀厚沉积技术，比如化学气相沉积 (CVD)、等离子体增强化学气相沉积(PECVD)、蒸发、化学溶液 沉积或原子层沉积，将焊盘叠层14形成于半导体村底12的表面上。 除沉积工艺外，焊盘叠层14的各种材料层可以通过热氧化或热氮化 来形成。也可以使用前述技术的组合。在阵列区域100和区域外围102两者处的半导体衬底12上形成 焊盘叠层14后，将氧化硬掩膜(未示出)形成在区域100和102的 焊盘叠层14的顶上。该氧化硬掩膜使用上述用于形成焊盘叠层14 的各种材料层的技术之一形成。氧化硬掩膜的厚度可以依赖于形成 该膜所用的技术而变化。典型的氧化硬掩膜的厚度约为20~ 400腿。 然后，通过沉积抗蚀层材料和光刻，形成在阵列区域100中的具有 沟槽开口的抗蚀层(在图1中均未示出)。光刻步骤包括将所涂覆 的抗蚀层暴露在所希望的图案(也即，沟槽图案)的辐射下，以及 使用传统显影剂使所暴露的抗蚀层显影。在形成具有沟槽开口的抗 蚀层后，首先利用各向异性刻蚀工艺，诸如反应离子刻蚀、离子束 刻蚀、等离子体刻蚀或激光烧蚀，将图案转移到氧化硬掩膜。所述 抗蚀层可以在沟槽图案转移到氧化硬掩膜之后去除，或者在图案从 氧化硬掩膜转移到焊盘叠层14、然后转移到半导体衬底12期间保留 在结构上，而之后再如上所述去除。这些随后的图案转移步骤可以 采用与上述相同的刻蚀工艺来执行。多个沟槽结构18 (图1中示出 了两个)形成在阵列区域100的半导体衬底12中，所述沟槽结构的 深度从半导体衬底12的上表面起开始测量，约为l~2|am。在沟槽结构18形成于阵列区域100中之后，用于限定沟槽结构 18的氧化硬掩膜如果预先没有去除，那么采用选择性去除氧化物的 传统剥离工艺来去除，并在焊盘叠层14的氮化物表面上停止。接下来，可以通过离子注入工艺来形成单元的源极扩散20和选
择栅沟道22。图2中示出了执行这两种注入之后的结构。正如所示， 源极扩散20围绕沟槽结构18的外底壁而形成在半导体村底12中， 而选择栅沟道22围绕每个沟槽结构18的外侧壁而形成在半导体衬 底12中。
用于形成源极扩散20和选择栅沟道22的注入的顺序对于本发 明来说不是关键的。不过，典型地，源极扩散注入在选择沟道注入 之前进行。
源极扩散20可以掺杂有n型掺杂剂原子(也即，元素周期表V B族中的元素，诸如P， Sb或As )或p型掺杂剂原子(比如元素周 期表IIIB族中的元素，例如In, B或BFJ 。典型地，n型纟参杂剂用 于形成源极扩散20。用于形成源极扩散20的注入能量典型地约为 10 40keV，并且典型地使用约为1E15 ~ 5E15原子/cm2的离子剂量 来形成重掺杂源极扩散20。可选地，沟槽结构18的侧壁在源极扩散 20的注入期间可以通过诸如氮化物隔离层之类的掩蔽层来保护。由 于源极扩散20的掺杂剂浓度比选择栅沟道22的掺杂剂浓度大得多， 因此侧壁需要保护起来以避免源极注入对沟道的污染。该保护隔离 层在选4奪栅沟道22的注入之前去除。选择栅沟道22具有与源极扩散20相反的极性。典型地，选择 栅沟道22掺杂有p型掺杂剂。选择栅沟道的注入通过角度注入工艺 来执行，其中典型地采用与法向入射成约为5° ~10°的倾角。选择 栅沟道22所需的沟道掺杂依赖于随后要形成在沟槽结构18中的栅 电介质的厚度。典型地使用约为1E13~ 1E15原子/cm2的离子剂量来 为10~ 15nm的栅电介质提供范围约为0. 3~ 1. 5V的阈值电压(Vt )。
可选择地，可以使用阵列掺杂工艺来设置选择栅器件的Vt。典 型地，在标准体逻辑工艺中，通常创建三重阱来限定P-阱。这些阱 包括深注入(250 ~ 350keV)、中注入(大约150keV)以及浅注入(大 约50keV )。在注入工艺之后，利用热生长工艺，例如氧化、氮化和/或氮氧 化，沿着每个沟槽结构的壁(例如，底壁和侧壁)形成选择栅电介
质24。可选"t奪地，可以^使用诸如CVD或PECVD之类的传统沉积工艺。 包含有氧化物、氮化物、氮氧化物或其多层的选择栅电介质24典型 具有厚度约为3~ 15nm。然后，用导电材料26填充每一个沟槽结构 18,并使每一个沟槽结构凹陷至半导体衬底12表面的高度或稍微低 于该表面，例如大约比半导体衬底12的表面4氐10 ~ 20nm。例如在图 3中示出了所得到的包括选择栅电介质24和导电材料26的结构。应 注意到，在该图中，参考标号28用于定义存在于每个沟槽结构18 中的选择晶体管。选择晶体管28包括垂直选择栅沟道22、选择栅电 介质24以及导电材料26。区域20形成选择晶体管28的源极，并且 存储晶体管(将在随后形成)的扩散之一形成选择晶体管28的扩散。 导电材料26包括金属、金属合金、金属硅化物、掺杂的多晶硅、 或它们的组合，包括多层。优选地，导电材料26是掺杂有与源极扩 散20相同极性的多晶硅。导电材料26充当选择晶体管28的栅极。 利用传统的沉积工艺来形成导电材料26。当使用掺杂多晶硅作为导 电材料26时，优选地采用原位(in-situ)纟参杂沉积工艺。通过诸陷。一旦制作完选择晶体管28，就采用本领域中公知的传统工艺来 将沟槽隔离区域30形成在阵列区域IOO和外围阵列区域102中，所 述传统工艺包括例如通过光刻和刻蚀在衬底12内形成沟槽，以及用 诸如氧化物之类的沟槽电介质填充该沟槽。注意，用于形成隔离沟 槽的沟槽深度典型地要比包含有选择晶体管28的沟槽结构18浅。 在图中，阵列区域100中的沟槽隔离区域30将包含有选择晶体管28 的两个选定的沟槽结构隔开。在沟槽隔离区域30形成之后，通过一系列通过抗蚀层掩膜(在 图4中未示出)中的开口的注入，诸如p型(B)注入，创建阵列阱 34。在所说明的实施例中阵列阱34典型地是P阱。这里可以采用本发明的工艺在区域102中形成与阵列阱34相反 导电性的另一个阱区域35。 然后使用另 一个掩膜(也未示出)来注入N-带36 (或可选地为 P-带)，以连接位于每个包含有选择晶体管28的沟槽结构18之下 的源极扩散20。该N-带36 (或P-带)典型地使用能量大约为1MeV 且离子剂量约为1E13~ 3E13原子/cW来形成。阵列阱34也可以用来设置沟槽选择栅器件的沟道掺杂和存储栅 的掺杂。阵列阱34通过位于p-扩散保护环(将在随后形成)上的接 触(将在随后形成)来加偏压，该p-扩散保护环位于阵列之外。N-带36/源极扩散20通过位于n-扩散保护环(将在随后形成)上的接 触来加偏压，该n-扩散保护环与p-扩散保护环相邻。阵列阱34是 本发明中设置SONOS单元器件元件所需的唯一增加的阱掩膜。在制作完其他CMOS阱35 (以设置CMOS器件的沟道掺杂)后， 沉积氮化硅保护层，并利用非关键性的阻挡掩膜(第三个特有的掩 膜)来构图以暴露阵列区域IOO并保护外围102。然后创建了包含有 氧化物-氮化物-氧化物(0N0)电介质叠层的存储晶体管的栅电介质 38。参见图5。该0N0电介质叠层38典型地由底部隧穿氧化物、氮 化物层和顶部氧化物组成，底部隧穿氧化物的厚度约为1.2~3nm, 优选地约为2態，氮化物层的厚度约为5~15nm,优选地约为7. 5nm， 顶部氧化物的厚度约为2. 5~7.5nm，优选地约为5nm。底部隧穿氧 化物可以采用诸如CVD或PECVD的传统沉积工艺形成，或者可以佳: 用热氧化工艺。电介质叠层38的氮化物层典型地通过例如PECVD或 者低压化学气相沉积(LPCVD)工艺的沉积工艺来形成。顶部氧化物 典型地通过包括例如CVD或PECVD的沉积工艺来形成。接下来，利用传统的沉积工艺和构图，在阵列区域100的0N0 电介质叠层的顶上形成栅导体40，该栅导体包括金属、金属合金、 金属硅化物、多晶硅或其多层。参见图5中所示的结构。应注意到， 栅导体40是图中参考标号42表示的存储晶体管的栅极。在存储晶体管栅极40已经形成的情况下，必须从外围102去除 暴露的0N0 38而保留氮化物保护区域。这可以通过应用非关键性的 的阻挡掩膜来实现，或者如果不存在其他的氮化物区域，可以采用
无掩膜选择性刻蚀工艺来实现。若采用掩膜工艺，则提供抗蚀层掩 膜，以对所有的CMOS区域进行开口 ，并允许湿法刻蚀化学剂或干法刻蚀化学剂来针对村底12选择性地去除0N0和下面的氮化物保护 层。然后去除抗蚀层。清理了阵列外围102之后，通过使用标准公 知工艺对栅导体进行沉积和构图，形成C0MS逻辑晶体管的栅电介质。可选地，可以在阵列外围102的逻辑栅和4册导体40的顶上形成 电介质帽(未示出)。然后通过沉积和刻蚀，在栅导体的侧壁上形 成侧壁隔离层44。紧跟着这些工艺之后，典型地进行注入掩蔽，以 允许创建CMOS nFET和pFET扩散(包括扩展区)46。由于S0N0S存 储晶体管42可能是在比所附的CMOS更高的电压下操作的器件，因 此可能会需要单独的阵列扩展掩膜来单独掺杂存储栅的扩散区域， 这将是第四个特有的、也是最后一个要包括在CMOS掩膜组中的掩膜。在创建好存储器和CMOS扩散之后，接下来的工艺将遵照标准 CM0S逻辑工艺，包括例如形成层间电介质48、在层间电介质48中 设置接触开口 、以及用诸如W或Cu的导电材料50填充接触开口 。 在用导电材料50填充开口之前，可以采用常规的硅化工艺对暴露的 表面进行硅化。在图5中，硅化区域由参考标号52表示。在电介质 帽不存在于栅导体40的顶上的实施例中，如果导体40含有多晶硅， 则硅化物可以在栅导体40的顶上形成。应注意到，在图5中，参考标号50BL表示位线接触，参考标号 50SGC表示选择栅接触，参考标号50W表示阱接触，以及参考标号 50B表示N-带(或P-带)接触。该单元的一个特有的特征是沟槽选择栅通过金属接触比如导电 材料50而接通。存储栅接触50与位线接触50BL完全相同并且与位 线接触50BL同时进行处理。两个金属布线Ml和M2层，如图6所示， 对于完成S0N0S存储阵列的创建是必需的。这里，存储栅被连线于 第一金属层上，而位线被连线于第二金属层上。例如在图6中示出 了所得到的结构。M1和M2层使用本领域中公知的常规工艺形成。在 图中，VI是指M2和BL接触50BL之间的导电填充过孔。参考标号54指代电介质材料，而参考标号56指代导电材料，现在将描述在本发曰/ 操作。S0N0S单元的基本编程操作为a)写入"0" , b)写入"1" /擦除"0" ， c)读取"1"或读取"0"。以下将参照图7来描述这 些操作，图7是示出了所提出的S0N0S单元阵列的示意图，该单元 阵列包括单元A-D，单元A-D代表前面所述的2-Tr S0N0S存储单元。a) 写入"0":在该操作中希望在单元A内写入"0"。加在单 元A上的位线(位线# 1 )偏置在-5V，并且其选4%4册1升压至-5V。 选择晶体管处于截止状态，从而最小化位线负载。单元A的存储栅(存储栅线# 1 )升压至+ 5V，而阵列P阱和N带(源极)偏置在-5V。 在这些状态下，电子由位线扩散与存储栅之间的高电场所驱动并在 存储单元的0N0中被俘获。随着电子注入到0N0中，存储器件的Vt会显著地增大，并且会在被读取时阻止电流流 动。注意，除了避免禁止单元D的0N0中的空穴俘获之外，将阵列阱(P阱)偏置在-5V 还确保没有扩散被正向偏置。禁止单元(B， C和D)都被偏置成使 0N0电介质中的载流子俘获和/或去俘获(de-trapping )最小化位 线弁2在+ 5V，存储栅线弁2在-5V。由于禁止单元B和C的位线和存 储栅处于同样的电压(B为+ 5V， C为-5V)，因此它们经历栅极和位 线扩散之间的可忽略不计的电场，并且没有电荷载流子转移到0N0 或从0N0转移出去。由于在位线扩散内存在大的耗尽区域(由单元D 上的偏压极性产生位线并2在+ 5V，存储栅线并2在-5V),单元D 的存储栅和位线扩散之间的电场得以减小，从而单元D的0N0经受 可忽略不计的俘获电子损失。进一步，-5V的P阱偏压确保了位于单 元D的存储晶体管源极和漏极之间的硅的表面具有低的空穴浓度， 避免了在其0N0中俘获空穴。b) 写入'T，(或擦除"0"):为了在单元A中写入"1", BL被偏置在+ 5V并且选择栅被再次升压至-5V;所述选择晶体管再次 截止。存储栅升压至-5V,以及阵列P阱和N带(源极)偏置在+ 5V。 在选定单元中的这些偏压条件下，空穴从存储晶体管的源极和漏极之间的硅的累积表面注入到0N0中占主导地位。由于所有位线均在 +5V，因此所有共享同一存储栅选择线(例如，存储栅线#1)的单元 都经历写入"1" /擦除操作。 一旦所有在同一存储栅线上的单元都 写入'T， /擦除，则可选择性地执行写入"0"来产生希望的位模式。 因为禁止单元(C和D )的阵列P阱和存储栅(存储栅线# 2 )被偏 置在+ 5V，因此存储栅下的半导体中发生相对较小的能带弯曲(band bending)。这就确保了禁止单元中的电场足够微弱以至于不能改变 它们的电荷状态。c)读取为了从单元A中读取"1"或"0" , BL被偏置在较低 电压(例如1.5V)并且选择栅升压至+5V。存储栅、阵列阱以及N 带(源极)均接地。对于非寻址的(禁止的)单元，位线是浮置的 和/或选择栅是零，从而在读取操作期间将它们从位线分离。如果检 测到微小的位线电流，则意味着存储器件的Vt相对较高，从而导致 其仅有微弱的导电性，由此"0"(俘获电子)被写入到单元中。如 果检测到相对大的位线电流，则意味着存储器件的Vt是负的(由于 0N0中的俘获空穴引起的)，并且器件导通；因此"1"被写入到单 元中(也即，耗尽型平面存储器件)。第二实施例其中选择栅和存储栅二者都位于沟槽结构内的 2-Tr S0N0S，该沟槽结构形成在半导体衬底中。本发明的第二实施例提供了以下优点U)沟槽结构存储栅可 以在CMOS处理之前创建，并且能真正集成到CMOS处理中。0N0电介 质在C0MS工艺之前出现，从而能够在不使CMOS器件恶化的情况下 得到最优化。(2)沟槽结构存储选择栅在结构上比现有技术中的 eDRAM沟槽(高出1-2 jam)更浅，并且其可以采用简化处理来形成， 例如，氧化选择栅、抗蚀层凹陷工艺、0N0形成以及单沟槽工艺(填 充、平坦化和凹陷)。(3)可以实现极小的单元尺寸(在大约0. 07 ~ 0. 09 jum2的量级)。本发明的第二实施例从利用上述形成图2所示结构的处理步骤 开始。在该实施例中，将只示出阵列区域100。接着，利用热生长工 艺，诸如前面结合本发明第一实施例所描述的那些热生长工艺，沿着沟槽结构18的每个壁(底壁和侧壁)形成选择栅电介质24。选择 栅电介质24包含有前述绝缘材料之一，并且选择栅电介质24的厚 度在第一实施例所描述的范围内。例如在图8中示出了选择栅电介 质24。形成了选择栅电介质24之后，在沟槽结构18内形成抗蚀层 (图中未示出)，并且该抗蚀层从沟槽结构的上部18u凹陷(从半 导体衬底12的上表面往下约0.5 mm),从而将每个沟槽结构18的 上部18u中的选择栅电介质24暴露。采用常^见沉积工艺和凹陷工艺 形成该抗蚀层，所述凹陷工艺包括选择性去除抗蚀层材料预定部分 的定时反应离子刻蚀工艺。接下来，在每个沟槽结构18中都存在凹 陷的抗蚀层的情况下，将选择栅电介质24从每个沟槽结构18的上 部18u去除，暴露出沟槽结构18的棵露的侧壁(也即，半导体材料)。 利用刻蚀工艺，比如各向同性干法刻蚀，选择性地去除选择栅电介 质，并在沟槽的棵露侧壁上停止，从而将选择栅电介质24从每个沟 槽结构18的上部18u去除。从每个沟槽结构18的上部18u去除选择栅电介质24之后，通 过刻蚀将凹陷的抗蚀层从每一个沟槽结构中完全去除，此后将0N0 电介质叠层38形成在沟槽内，从而提供如图8中所示的结构。0N0 电介质叠层38如上面第一实施例中所述那样形成，并且其由底部隧 穿氧化物、中间氮化物层和顶部氧化物组成。底部隧穿氧化物位于 沟槽结构18侧壁(每个沟槽的上部内)的棵露表面上，而选择栅电 介质24位于每个沟槽结构18的下部中。接下来，如图9所示，每个沟槽结构18都填充有如前面本发明 第一实施例中所述的导电材料26。优选地，形成在每个沟槽结构18 中的导电材料26包括掺杂多晶硅，例如N+掺杂多晶硅。导电材料 26通过包括原位沉积工艺的沉积形成，也可以使用诸如CMP之类的 传统平坦化工艺。注意，在本实施例中，导电材料26用作选择晶体 管28和上覆的存储晶体管40的栅极材料。在填充和平坦化之后， 将至少 一 个沟槽隔离区域3 0形成在结构中，使得将相邻沟槽结构18
的顶部隔离开。沟槽隔离区域30如上面本发明第一实施例中所述那样形成。在形成沟槽隔离区域30之后，利用选择性去除焊盘材料14 的常规剥离工艺，将位于半导体村底12顶上的焊盘叠层14剥离。接下来，如图10所示，利用传统的离子注入工艺并随后进行常 规的激活退火，将扩散区域70与每个沟槽结构18相邻地形成在半 导体衬底12内。在形成扩散区域70之后，形成具有接触开口的层 间电介质48，该接触开口填充有导电材料50。扩散区域70之上的 导电材料称为位线接触，因此用参考标号50BL来表示该区域。每个 沟槽结构18之上的导电材料称为存储选择栅导体(或字线)，因此 用参考标号50MSG来表示该区域。然后使用标准互连技术，形成其 他的包含有导电填充的线和过孔的电介质材料。图10中，参考标号 72代表层间电介质，参考标号74代表导电区域，Ml用于指示第一 金属层，M2用于指示第二金属层。在某些实例中，选择栅电介质24可以采用下面的技术从沟槽的 底壁去除。在沟槽中形成ONO之后，将通过抗蚀层覆盖阵列。然后 对ONO和选择栅进行反应离子刻蚀，从而为深沟槽接触对沟槽底部 进行开口。在剥离抗蚀层后，利用导电材料26同时填充阵列和深沟 槽源极线接触。此处，由本发明第二实施例所述的图10所示的结构称为e-隧穿 单沟槽SONOS存储单元。注意，在本实施例中，存储选择栅与DT源 极线平行延伸，而位线与DT源极线和存储选4,栅垂直地延伸。如在 图11中示出了本发明第二实施例所提供单元的一种可能的单元布 局。标记出了单元A-C，下面将结合电操作对其进行描述。编程操作为a)写入"0" , b)写入"1" /擦除，c)读取"1"或 "0" 0a )写入"0":为了在图11中所示的单元A内写入"0",位 线(BL)偏置在-5V，存储选择栅(MSG)升压至5V，并且阵列P阱 偏置在-5V。在这些条件下，电子由存储单元的反型层与存储选择栅之间的高电场所驱动，并在沟槽的存储单元部分的0N0中被俘获。 由于位线和深沟槽源极线二者都处于-5V，因此通过选择晶体管和存 储晶体管的沟道的电流可以忽略不计。共享同样升压的MSG的禁止 单元(单元C )由于它们都经历位线扩散和存储选择栅之间的低电场， 因此不会被编程。因为P阱偏置在-5V，所以来自单元C的位线电流 相对较小。与存储器件串联的选择晶体管(厚栅电介质)的存在避 免了热电子将"0" 写入单元C中。另外，与编程单元共享同一位 线的禁止单元(单元B),由于其存储选择栅处于-5V，因此不会被 写入。随着电子注入到0N0中，存储器件的阈值电压会显著地增大， 并且在一皮读取时会显著地减小电流。b) 写入"1"(或擦除"0"):为了在图11所示的单元A中 写入"1" , BL和深沟槽源极线都被偏置在+ 5V。存储选择栅偏置在 -5V，阵列P阱偏置在+5V。在选定单元中的这些偏压条件下，空穴 注入到0N0中占主导地位，同时俘获电子由于存储栅和位线扩散之 间的高电场而注入回存储器件的位线扩散中。所有共享同 一 存储栅 选择线的单元(例如，单元C,存储栅选择线l)都经历写入"1" / 擦除操作。 一旦所有相同的存储栅线写入"1" /擦除，就可选择性 地执行写入"0"来产生希望的位线模式。禁止单元B没有擦除，也 没有沟道电流流动，这是因为它的MSG, BL和深沟槽源极线都处于 + 5V。c) 读取为了从图11所示的单元A中读取"1"或"0" , BL 被偏置在较低电压(例如1.5V)并且存储选择栅升压至+ 1. 5V。阵列 阱和深沟槽源极线都接地。如果没有检测到电流，这就意味着存储 器件的阈值电压太高以至于不能导通，由此"0"被写入到单元中。 如果检测到电流，这就意味着存储器件的阈值电压很低(很有可能 为负值)，并且器件导通，因此"1"被写入到单元中(也即，耗尽 型平面存储器件)。邻近的禁止单元可以接地，或者甚至稍微负偏 置以防止柵极导通。图12示出了本发明第二实施例的一个可选择实施例，其中形成
热电子注入存储单元。该可选择实施例采用与上述本发明第二实施 例中相同的基本处理步骤，除了不使用选择栅电介质。取而代之的是，0N0电介质叠层38直接在每个沟槽结构内形成，后续处理如前 面图8至图10所述。注意，0N0电介质叠层38用作这两个晶体管器 件的栅极绝缘。此处，图12中所示的结构称为热电子注入单沟槽S0N0S存^[诸单 元。注意，在本实施例中，位线与深沟槽源^L线平行延伸；MSG与深 沟槽源极和位线垂直延伸。而且，该单元在沟槽中包含单一垂直存 储M0SFET(0N0)，以满足既用作存储器件又用作选择器件的双重目 的。如在图13中示出了本发明第二实施例所提供单元的一种可能的 单元布局。图中示出了单元A-C,下面将结合电操作对其进行描述。编程操作为a)写入"0" ， b)写入'T， /擦除，以及c)读取"1" 或"0"。a )写入"0":为了在图13所示的单元A内写入"0"， >[立线 (BL)偏置在+ 5V，而深沟槽源极线偏置为接地。存储选择栅升压至 + 5V (或更高)，并且阵列P阱偏置为0V。在这些条件下，产生热电 子注入并且电子迅速在存储单元的0N0中被俘获。同样，由于共享 公共升压MSG的禁止单元(单元B)的位线处于零，因此它们不会被 编程。因为单元B的Vds-O,所以其沟道电流也是零。与编程单元 共享公共位线的禁止单元(单元C),由于其MSG为OV,因此未被 编程。随着电子注入到0N0中，存储器件的阈值电压会增大到一个 值，使得其能够在读取时阻止沟道电流。b)写入"1"(或擦除"0"):这种模式的擦除条件与第二实 施例中描述的擦除模式类似。为了写入'T， ， BL和深沟槽源极线都 被偏置在+ 5V。存储选择栅偏置在-5V,而阵列P阱偏置在+ 5V。在选 定单元中的这些偏压条件下，空穴注入到0N0中占主导地位，同时 俘获电子由于存储栅和位线扩散之间的高电场而注入回存储器件的 位线扩散中。所有共享同一存储栅选择线的单元(例如，单元B,存储选择线1)都经历写入"1" /擦除操作。 一旦所有在同一存储栅线 上的单元都被写入"1" /擦除，则可选择性地执行写入"0"来产生 希望的位线模式。在同一位线上的禁止单元(单元C)没有擦除，因为它的MSG处于+ 5V。c)读取为了读取"1"或"0"，位线偏置在较低电压(例如 1. 5V)并且存储选择栅升压至+ 1. 5V。阵列阱和深沟槽源极线都接地。 如果没有检测到电流，这就意味着存储单元的阈值电压太高以至于 不能导通，由此"0"被写入到单元中。如果检测到电流，这就意味 着存储器件的阈值电压很低(很有可能为负值)，并且器件导通， 因此"1"被写入到单元中(也即，耗尽型存储器件)。相邻禁止单 元的存储选择栅可以稍微负偏置以防止栅极导通。尽管已经参照本发明的优选实施例具体示出并描述了本发明， 但本领域技术人员应当理解到，在不偏离本发明的精神和范围的情 况下，在形式和细节上可以做出前述及其他改变。因此并非旨在将 本发明限于所描述和图示出的具体形式和细节，而是使其落入所附 权利要求的范围内。
权利要求
1. 一种非易失性随机访问存储单元，包括半导体衬底，包括至少一个含有多个沟槽结构的阵列区域，所述 沟槽结构的深度约为l~2ym,每个沟槽结构都包括选择晶体管，所 述选择晶体管具有位于所述沟槽结构的垂直侧壁上的沟道，其中选 定的沟槽结构由沟槽隔离区域隔开；源极扩散，位于每个沟槽结构的底壁之下；以及 存储晶体管，包括位于所述半导体衬底的表面上的氧化物/氮化 物/氧化物栅电介质，并且邻接于所述选定的沟槽结构。
2. 如权利要求1所述的非易失性随机访问存储单元，还包括公 共掩埋源极，位于所述半导体衬底中，并与每个源极扩散接通。
3. 如权利要求2所述的非易失性随机访问存储单元，其中所述 公共掩埋源极是一个N带区域。
4. 如权利要求1所述的非易失性随机访问存储单元，其中所述 选择晶体管包括位于每个沟槽结构的棵露侧壁上的选择栅电介质以及导电填充材料，其中所述源极扩散是所述选择晶体管的源极，所 述存储晶体管的扩散是所述选择晶体管的漏极。
5. 如权利要求4所述的非易失性随机访问存储单元，其中所述导电填充材料包括掺杂多晶硅。
6. 如权利要求1所述的非易失性随机访问存储单元，还包括选 择栅接触，位于所述选择栅晶体管的表面上。
7. 如权利要求6所述的非易失性随机访问存储单元，其中所述 选择栅晶体管的所述表面包括硅化物。
8. 如权利要求6所述的非易失性随机访问存储单元，其中所述 选择栅接触与第 一金属层接通。
9. 如权利要求1所述的非易失性随机访问存储单元，其中所述 存储晶体管包括扩散区域，该扩散区域通过位线接触而与位线接通。
10. 如权利要求1所述的非易失性随机访问存储单元，还包括与所述至少一个阵列区域相邻的阵列外围区域，所述阵列外围区域包 括阱区域，所述阱区域在所述半导体衬底中且包围所述阵列区域， 并具有与在所述至少 一个阵列区域中的所述半导体村底中形成的阵列阱区域不同的导电性。
11. 一种非易失性随机访问存储单元，包括半导体衬底，包括至少一个含有多个沟槽结构的阵列区域，所述 沟槽结构的深度约为l~2pm，每个沟槽结构都包括下部以及上部， 该下部包括选择晶体管，所述选择晶体管具有位于所述沟槽结构的 垂直侧壁上的沟道，该上部包括存储晶体管，所述存储晶体管包括 氧化物/氮化物/氧化物栅电介质；沟槽隔离区域，位于选定的沟槽结构之间；以及源极扩散，位于每个沟槽结构的底壁之下。
12. 如权利要求11所述的非易失性随机访问存储单元，其中所 述选择晶体管包括位于每个沟槽结构在所述下部中的棵露侧壁上的 选择栅电介质以及导电填充材料，其中所述源极扩散是所述选择晶 体管的源极，所述存储晶体管的扩散是所述选择晶体管的漏极。
13. 如权利要求11所述的非易失性随机访问存储单元，其中所 述存储晶体管还包括导电材料，其中所述存储晶体管的所述导电材 料与所述选择晶体管的导电材料相同，并且所述选择晶体管的所述 垂直沟道用作来自所述存储晶体管的沟道。
14. 如权利要求11所述的非易失性随机访问存储单元，其中所 述源极扩散通过所述垂直选择沟道而与所述存储晶体管的扩散接 通。
15. 如权利要求11所述的非易失性随机访问存储单元，还包括 选择栅接触，位于所述选择栅晶体管的表面上。
16. 如权利要求15所述的非易失性随机访问存储单元，其中所 述选择栅接触与第 一金属层接通。
17. 如权利要求11所述的非易失性随机访问存储单元，其中所 述存储晶体管包括扩散区域，该扩散区域通过位线接触而与位线接 通。
18. 如权利要求11所述的非易失性随机访问存储单元，其中所 述存储栅的所述氧化物/氮化物/氧化物栅电介质用作所述选择晶体 管的栅电介质。
19. 如权利要求11所述的非易失性随机访问存储单元，其中所 述选择晶体管具有与所述存储晶体管的所述氧化物/氮化物/氧化物 栅电介质不同的栅电介质。
20. 如权利要求11所述的非易失性随机访问存储单元，还包括 在所述阵列区域中的阱区域。
21. —种形成非易失性随机访问存储单元的方法，包括在半导体衬底的阵列区域中形成多个沟槽结构，其中每个沟槽结构的深度约为l~2nm;在每个沟槽结构之下形成源极扩散，并沿每个沟槽结构的侧壁形成垂直选择沟道；在每个沟槽结构中形成选择晶体管； 在选定的沟槽结构之间设置沟槽隔离区域；以及 形成存储晶体管，所述存储晶体管包括位于所述半导体衬底的表面上的氧化物/氮化物/氧化物栅电介质，并且所述存储晶体管邻接于所述选定的沟槽结构。
22. 如权利要求21所迷的方法，其中所述源极扩散通过离子注 入形成，所述选择沟道采用角度离子注入工艺形成。
23. 如权利要求21所述的方法，其中形成所述选择晶体管包括 在每个沟槽结构的棵露侧壁上形成选择栅电介质，然后用导电材料 填充每个沟槽结构。
24. 如权利要求21所述的方法，还包括形成公共掩埋源极，与每个沟槽结构的每个源极扩散接通。
25. 如权利要求21所迷的方法，还包括通过位线接触将所述 存储晶体管的扩散与位线接通，以及通过选择栅接触将所述选择晶 体管的上表面与第 一金属层接通。
26. —种形成非易失性随机访问存储单元的方法，包括 在半导体衬底的阵列区域中形成多个沟槽结构，其中每个沟槽结构的深度约为1 ~ 2 jam;在每个沟槽结构之下形成源极扩散，并沿每个沟槽结构的侧壁形 成垂直选择沟道；在每个沟槽结构的下部中形成选择晶体管；在每个沟槽结构的上部中形成存储晶体管，所述存储晶体管包括 氧化物/氮化物/氧化物4册电介质；以及在选定的沟槽结构之间形成沟槽隔离区域。
27. 如权利要求26所述的方法，其中所述源极扩散通过离子注 入形成，所述选择沟道采用角度离子注入工艺形成。
28. 如权利要求26所述的方法，其中形成所述选择晶体管包括 在每个沟槽结构的棵露侧壁上形成选择栅电介质，以及从所述沟槽 结构每一个的上部去除所述选择栅电介质。
29. 如权利要求26所述的方法，其中所述存储栅的所述氧化物/ 氮化物/氧化物栅电介质也用作所述选择栅电介质。
30. 如权利要求26所述的方法，包括通过位线接触将所述存 储晶体管的扩散与位线接通，以及通过选择栅接触将所述选择晶体 管的上表面与第一金属层接通。
全文摘要
本发明提供了具有可随机访问存储位置的双晶体管硅-氧化物-氮化物-氧化物-半导体(2-Tr SONOS)非易失性存储单元及其制造方法。在一个实施例中，提供了一种2-Tr SONOS单元，其中选择晶体管位于沟槽结构中，其沟槽深度约为1～2μm，并且存储晶体管位于邻接该沟槽结构的半导体衬底的表面上。在另一实施例中，提供了一种2-Tr SONOS存储单元，其中选择晶体管与存储晶体管二者均位于具有上述深度的沟槽结构中。
文档编号H01L29/76GK101147263SQ200680009779
公开日2008年3月19日 申请日期2006年4月12日 优先权日2005年4月12日
发明者H·霍, J·曼德尔曼, T·宁格, 大谷洋一 申请人:国际商业机器公司