制造半导体器件的方法以及用该方法获得的半导体器件的制作方法

专利名称：制造半导体器件的方法以及用该方法获得的半导体器件的制作方法
技术领域：
本发明涉及一种制造具有衬底和硅半导体本体的半导体器件的方 法，硅半导体本体中设置至少一个半导体元件，其中在半导体本体中形
成包括硅和另一 IV族元素的混合晶体的材料的半导体区域，通过沉积
硅层来掩埋半导体区域。本发明还涉及用该方法获得的半导体器件。
所述方法非常适合制造MOSFET (即金属氧化物半导体场效应晶体 管)器件之类的半导体器件或包括这类晶体管的IC (即集成电路)。然 而，其他器件也可用这种方法获得。
背景技术：
在开始段落中提及的方法可从2004年6月IEEE Electron Device Letters第25巻第6期公开的、Kyoung Hwan Yeo等人的标题为"A Partially Insulated Field-Effect Transistor (PiFET)"的公开文件中获知。在 该公开文件中，SiGe层外延沉积在半导体衬底上，并且硅层沉积在所述 层上。在硅层上设置具有开口的掩模。在开口中通过蚀刻去除硅层和 SiGe层。接着，在去除掩模后，在硅和SiGe层中的蚀刻开口处设置另 一硅层。由此，获得了被硅层掩埋的SiGe区域。然后，该SiGe区域通 过选择性蚀刻去除并被绝缘材料例如二氧化硅代替。然后，在其中SiGe 已经被二氧化硅代替、且被硅区域分离的两个这种区域上形成晶体管。 由此可获得部分绝缘的FET，并且因此该方法成为其他SOI (绝缘体上 硅)方法和器件的具有吸引力的替代选择。
这种方法的缺点在于所获得的器件常常包含缺陷。

发明内容
因此，本发明的目的是避免上述缺点并提供一种导致更少数量的缺
陷的器件和更容易应用的方法。
为了实现这个目的，在开始段落中描述的那一类方法的特征在于以 下步骤在半导体本体的表面上设置包括开口的掩模；在开口中选择性 沉积包括硅和另一 IV族元素的混合晶体的材料的半导体区域；至少部 分去除所述掩模；接着在所述半导体本体表面上均匀地沉积硅层。本发 明是基于以下认识所述缺陷是由在蚀刻的结构中外延硅层产生的。蚀 刻该结构导致表面的不规则性和表面的粗糙，并导致在所述表面上的随 后外延生长期间产生缺陷。通过使用具有开口的例如二氧化硅组成的掩 模，以及通过在开口中选择性沉积硅，可以避免蚀刻半导体本体，所述 掩模沉积在半导体本体的表面上。该掩模例如通过蚀刻可很容易去除， 这可容易地、对半导体本体选择性地实现。因此在该蚀刻的步骤中显著 地避免产生表面的不规则性和表面的粗糙。在去除掩模之后，通过均匀 沉积硅层，例如通过外延，使得该硅层均匀覆盖该半导体区域。因为这 种沉积在很平滑的无缺陷的表面上，所以不会导致缺陷的产生。进一步， 可容易地实现去除作为牺牲层的半导体区域并由例如二氧化硅代替。
优选地，包括由硅层掩埋的半导体区域的所获得的结构被平面化。 由此，更容易实现对该结构的常规的进一步处理。如果该半导体区域的 厚度较大，则平面化步骤的优点更大。
在优选的修改中，在选择性沉积半导体区域后，在掩模的开口中选 择性沉积硅区域。由此，在随后处理期间由硅区域保护该半导体区域。 另外，这种硅层有利于在掩模的开口中随后选择性地沉积另一个半导体
区域，所述另一个半导体区域包括例如SiGe。
在根据后面修改的方法的优选的实施例中，在比所述半导体区域更 高的层面，并按照与已形成的半导体区域类似的方法，形成由硅掩埋的
包括硅和另一 IV族元素的混合晶体的材料的另一个半导体区域。由此， 根据本发明的方法允许实现3-d结构，其中位于上面的半导体区域在制 作3-d结构的器件时可被用作牺牲的区域。
可按照两种不同的方法，实现按照与所述半导体区域类似的方式制 作另一个半导体区域。首先，优选地，在单个沉积步骤中，在掩模的开 口中沉积所有另外的一个半导体区域(或多个半导体区域)，优先地，另
外的半导体区域由硅层彼此隔开。因此，在所述情况下，所有半导体区
域沿投影方向看彼此重合(coincide)。然而，在另一优选的修改中，在 独立的沉积过程/步骤中形成所述另外的一个半导体区域(或多个半导体 区域)。这具有的重要的优点沿投影方向看所述半导体区域不需重合，
而是可能位于很不同的位置。优选地，所述半导体区域的位置使得它们
至多彼此部分重叠。由此容易获得很多不同的3-d器件结构。
在生长这种半导体区域的叠层时，优选地在生长每个半导体区域后 接着生长硅层，该硅层掩埋所讨论的半导体区域。可以在每组包括沉积 半导体区域和沉积掩埋硅层的沉积之后实现所述平面化步骤，然而，优 选地，在所有生长/沉积过程的最后进行仅一次所述平面化步骤。所述另 一个半导体区域有利地也是SiGe区域。
在有利的实施例中，在半导体本体的表面中形成孔延伸至所述半导 体区域，并且通过选择性蚀刻去除包括硅和另一 IV族元素的混合晶体 的材料，从而在所述半导体区域的位置产生空腔。牺牲使用例如SiGe 组成的掩埋半导体区域为器件结构化提供了感兴趣的可能性。
在第一修改中，采用电绝缘材料填充所述孔和空腔。这允许数个器 件结构。
在第一结构中，在由已填充的孔包围、并位于已填充的空腔上的半 导体本体的硅部分中形成半导体元件。由此，半导体元件与半导体本体
的剩余部分完全电隔离。在这种结构中的优选半导体元件是高压场效应 晶体管，对于高压场效应晶体管，这种隔离结构是非常有益的。
其他结构是其中一个或更多已填充的空腔位于场效应晶体管的栅极 下面的结构。由此，可获得部分或完全耗尽的SOI-CMOS器件。
在一个或更多半导体元件的3-d叠层中，使用已填充绝缘材料的空 腔也是很有用处的，例如将叠层中的半导体元件或其部分彼此隔离。
在第二修改中，采用导电材料填充所述空腔。这再次提供了感兴趣 的器件可能性，如使用这种空腔作为场效应晶体管中或位于彼此顶部的 场效应晶体管的叠层中的栅电极。按此方式，单个场效应晶体管也可以 有利地配置有两个栅电极。
从上述内容可以清楚结合使用由绝缘材料填充的空腔和使用由导 电材料填充的空腔是可能的。这些可能性源于以下事实在所述半导体
本体的表面中分别制造的孔可延伸至例如SiGe组成的所有半导体区域， 因此在独立的蚀刻步骤中可去除例如SiGe材料，并且在独立的沉积步骤 中填充所获得的空腔。
在另一个具吸引力的实施例中，例如SiGe区域不用作牺牲层而用作 所述器件结构的一部分，尤其是用作所述半导体元件的一部分。在这种 器件中，优选地按照耦合的量子阱的形式制作SiGe区域。由此，可获得 包括耦合的量子阱的红外线探测器，通过半导体本体表面中下凹的半导 体区域分别接触量子阱。
从上述内容可以清楚优选地，通过外延形成一个硅层(或多个硅 层)以及包括硅和另一 IV族元素的混合晶体的材料的一个半导体区域 (或多个半导体区域)。虽然优选的另一IV族元素是锗，但是其他元素 也是可行的。例如SiC可用作一个或多个半导体区域(或另外的半导体 区域)的材料。
在一个SiGe区域(或多个SiGe区域)的情况下，优选地选择一个 半导体区域(或多个半导体区域)的厚度在5至50纳米之间，并且优选 地选择其锗含量在20at.G/。至40at.G/Q之间。由此， 一方面最容易实现选择 性蚀刻，并且另一方面仍可能避免由晶格错配导致的应变产生缺陷。
所述掩模优选的材料是二氧化硅。由此，更容易实现选择性沉积的 步骤。在形成SiGe区域和在其顶部保护性硅层之后保留部分掩模，以便
例如通过选择性蚀刻这一剩余掩模部分，提供位于半导体本体表面中并 朝着半导体区域的孔的可能性。然而，优选地，完全去除掩模。
为了得到最优质量的外延层，优选在去除掩模之后和在沉积硅层之 前，该器件在氢气氛中优选在850'C以上的温度经受热处理。由此，尽 可能良好地避免氧原子出现在生长界面上。
最后，应当注意本发明也包括通过根据本发明的方法获得的半导 体器件。


从将结合附图阅读的下文所述的实施例中，本发明的这些和其它方
面将显而易见，并将参考这些实施例来阐述本发明的这些和其它方面， 其中
图1A至IOC是通过按照本发明的方法的第一实施例，在制造中的 各个阶段第一半导体器件的视图，其中图A是顶视图，图B是沿图A 中线B-B的剖面图，以及图C是沿图A中线C-C的剖面图IIA至16B是通过按照本发明的方法的第二实施例，在制造中的 各个阶段第二半导体器件的剖面图，其中图A是顶视图，图B是沿图A 中线B-B的剖面图，
图17至25是通过按照本发明的方法的第三实施例，在制造中的各 个阶段第三半导体器件的剖面图，
图26至30是通过按照本发明的方法的第四实施例，在制造中的各 个阶段第四半导体器件的剖面图，以及
图31A至33B是通过按照本发明的方法的第五实施例，在制造中的 各个阶段第五半导体器件的视图，图31A-H和图33A-B为剖面图以及图 32为3-d顶视图。
具体实施例方式
附图是示意图，并没有按比例绘制，为了更清楚而特别夸大厚度方 向上的尺寸。在不同附图中对相应的部分通常给出相同的参考符号和相 同的剖面线。图1A至IOC是通过按照本发明的方法的第一实施例，在 制造中的各个阶段第一半导体器件的视图，其中图A是顶视图，图B是 沿图A中线B-B的剖面图，以及图C是沿图A中线C-C的剖面图。在
这个示例中制造的半导体器件是具有双栅结构的场效应晶体管。
在制造器件10的第一步骤中(参见图1A、 1B和1C)，对此处为硅 的衬底11提供含有开口 4的掩模3。这个示例中的掩模3由二氧化硅构 成，并通过利用CVD (即化学气相沉积)沉积均匀层而形成，随后采用 光刻和蚀刻图案化。
接下来(参见图2A、 2B和2C)，通过选择性外延形成半导体区域 1，在这个示例中该区域1由厚度为20纳米、锗含量为20 a"/。的SiGe 构成。按相同的方式，形成例如厚度为10纳米的硅区域5，并且在该区
域5顶部形成另一 SiGe半导体区域6，优选地，另一 SiGe半导体区域6 具有与半导体区域1相同的性质。
随后(参见图3A、 3B和3C)，通过例如在稀释的HF溶液中选择 性蚀刻而去除掩模3。然后，器件10在氢气氛中例如在90(TC经受热处理。
然后(参见图4A、 4B和4C)，在选择性生长结构上沉积均匀的硅 层2，接下来是例如使用CMP (化学机械抛光)的平面化步骤。在这个 示例中进行平面化步骤以便另一 SiGe区域6在硅层2中下凹。
接下来(参见图5A、 5B和5C)，例如在器件10上沉积热氧化物的 衬垫氧化物层(pad oxide layer) 13和氮化硅层14，沉积氮化硅层14采 用CVD，厚度分别为IO纳米和115纳米。其中，通过光刻和蚀刻形成 图案，以便形成沟槽区域15，该沟槽区域15的蚀刻对SiGe有选择性， 但是将同时横向包围下层的SiGe区域1和上层的SiGe区域6以及中间 的硅区域5。
然后例如采用二氧化硅绝缘材料填充所述沟槽区域15，通过CVD 均匀沉积该绝缘材料并接下来进行平面化步骤，并且由此形成STI (浅 沟槽隔离)区域15。
随后(参见图6A、 6B和6C)，通过光刻和蚀刻在所述器件中形成 接触开口 16。接触开口 16延伸直至SiGe/Si/SiGe的叠层1、 5、 6的下 层SiGe区域l。
在下文中(参见图7A、 7B和7C)，通过使用包括CF4和02的蚀刻 剂进行选择性各向同性蚀刻去除SiGe区域1、 6的SiGe。这就在半导体 区域l、 6的位置上形成两个空腔8、 9。
接下来(参见图8A、 8B和8C),对空腔8、 9的壁提供通过在氧气 环境中的热氧化形成的栅氧化层8A、 9A。同样，通过诸如原子层CVD (ALCVD)的充分保形技术，可沉积另一绝缘材料(例如高k)。
在下文中(参见图9)，采用导电材料填充空腔8、 9，在这个示例中 是通过CVD形成的多晶硅。在所述器件10的表面上通过光刻和蚀刻形 成多晶硅接触区域17。
然后(参见图IOA、 IOB和IOC)，去除包括层13、 14的硬掩模并
且通过注入形成源和漏区域20、 21。由此，获得作为器件10中的半导 体元件的FET (即场效应晶体管)，该FET具有公共电连接的双栅极结 构8B、 9B，栅极8B、 9B通过栅氧化物8A、 9A与沟道区域22隔开。 在形成源和漏区域20、21时，可以避免沟道区域22被所需的注入污染， 因为通过蚀刻去除了半导体本体12位于源和漏区域20、 21处的表面部 分。然而这未在附图中示出。
图IIA至16B是通过按照本发明的方法的第二实施例，在制造中的 各个阶段第二半导体器件的剖面图，其中图A是顶视图，图B是沿图A 中线B-B的剖面图。在这个示例中制造的半导体器件是三个场效应晶体 管的叠层。
在制造器件10的第一组步骤(参见图HA和11B)中，半导体本 体12配置有6个SiGe区域31、 32、 33、 34、 35和36，这些区域中的 每个区域在厚度和成分方面都与在前述示例中的SiGe区域1、 6相当。 使用如前述的示例中那样的配置有开口的二氧化硅掩模，在独立的生长 步骤中形成这些区域31-36中的每一个，在开口中沉积所讨论的SiGe区 域。每次在同样的步骤中在所讨论的SiGe区域顶部形成硅覆盖区域时， 该所讨论的SiGe区域与在前述示例中的硅区域5相当。准确地说，在 SiGe区域34的顶部沉积的硅区域应该比在SiGe区域31的顶部沉积的 硅区域更厚(大约两倍)。其原因是为了确保在对稍后形成的区域35中 的空腔氧化期间，由氧化物完全代替例如SiGe区域31和35之间的薄硅 区域，同时例如在SiGe区域34和31之间的硅区域足够厚，以便在对区 域34的空腔氧化之后有足够的硅层留下以形成晶体管沟道。选择用于形 成所述SiGe区域31-36的掩模，以便形成栅区域31、 32、 33和隔离平 面区域34、 35、 36，每一个沿投影方向看都彼此重叠。所述隔离平面区 域34-36主要位于所述栅区域31-33的外部，后者具有安置在不同位置 的接触区域3A、 32A、 33A。在每个生长步骤之后去除使用过的掩模， 并为接下来的生长步骤形成和图案化新掩模。在这个示例中，在每个生 长步骤之后形成掩埋硅层2，然而在最后栅区域33形成之后可能生长一 个掩埋硅层2，并且更容易，随后进行一个平面化步骤。
接下来(参见图12A和12B)，蚀刻孔40穿过所述隔离平面区域34-36，随后如在前述示例中那样，通过选择性各向同性蚀刻去除对应的 SiGe区域。
随后(参见图13A和13B)，在这个示例中通过使用含氧环境中的 热氧化，用绝缘材料41填充所述隔离平面区域34-36。
接下来(参见图14A和14B)，在栅区域31-33的接触区域31A-33A 中形成接触孔31B、 32B、 33B，随后(参见图15A和15B)进行选择性 各向同性SiGe蚀刻，由此在栅区域31-33位置上形成空腔。在这个示例 中，对这些空腔的壁提供如前述的示例那样由薄热氧化物形成的栅极电 介质，然后采用如前述的示例那样包括多晶硅的导电材料填充。
最后(参见图16A禾口 16B)，示出了例如可以通过注入形成的单个 晶体管的源和漏区域20、 21。应当注意在制造的更早阶段就已经形成 这些区域20、 21，也就是通过在每个层31、 32、 33生长之后进行注入。 在替代的有利方法中，通过生长步骤制作这些重掺杂区域，例如在生长 区域31之后，采用P++或N++重掺杂随后的过度生长的(薄)硅区域， 然后通过平面化步骤去除区域31上方的部分。
图17至25是通过按照本发明的方法的第三实施例，在制造中的各 个阶段第三半导体器件的剖面图。在这个示例中制造的半导体器件是具 有完整的电介质隔离的高压场效应晶体管。
在制造器件10的第一步骤(参见图17)中，这里为硅的衬底11配 置具有开口4的掩模3。在这个示例中，掩模3由二氧化硅组成，并通 过CVD沉积均匀的层形成，随后使用光刻和蚀刻而图案化该掩模3。
接下来(参见图18)，通过选择性外延形成半导体区域1，在这个示 例中该区域1由厚度为20纳米以及锗含量为20 at.%的SiGe组成。
随后(参见图19)，例如在稀释的HF溶液中通过选择性蚀刻去除 所述掩模3。然后使器件10例如在90(TC的氢气氛中经受热处理。
然后(参见图20)，在选择性生长的结构上沉积均匀的硅层2，随后 进行例如使用CMP的平面化步骤。
接下来(参见图21)，在器件10上沉积热氧化物的衬垫氧化物层13 和氮化硅层14，后者使用CVD，并且例如厚度分别为IO纳米和115纳 米。其中，通过光刻和蚀刻形成图案，以便形成沟槽区域15，通过相对
于SiGe选择性蚀刻硅，例如使用包括HBr的蚀刻剂，形成该沟槽区域 15。所述沟槽区域15与附图的平面完全垂直地延伸。
然后(参见图22)，使用与前述示例中相同的选择性和各向同性蚀 刻剂，通过选择性蚀刻去除所述SiGe区域1，并在所述SiGe区域1的 位置处产生空腔1A。
随后(参见图23)，例如通过如前述示例中那样的热氧化，采用二 氧化硅之类的绝缘材料填充所述空腔1A。在这个阶段，类似于所述沟槽 15，蚀刻其他沟槽，但现在平行于附图的平面延伸。
然后(参见图24),采用绝缘材料填充最后提到的沟槽(图中未示 出)和沟槽15，例如采用通过CVD均匀沉积的二氧化硅，随后进行平 面化步骤，由此形成包围掩埋绝缘区域1A顶部上的岛状的硅层2的STI (即浅沟槽隔离)区15A。
最后(参见图25)，去除包括层13、 14的硬掩模，并且在硅岛状物 2中的一个或多个中形成半导体元件(图中未示出)，在该示例中包括高 压FET。此处制造半导体元件仅仅包括传统的步骤，因此没有进一步说 明。通过注入形成源和漏区域20、 21。由此，获得了具有高压FET的 器件10，所述器件与相邻的半导体本体12以及半导体本体12的下邻部 分(subjacentparts)之间电隔离。
图26至30是通过根据本发明的第四实施例，在其制造的不同阶段 第四半导体器件的截面图。该示例的器件IO包括作为半导体元件的完全 耗尽的MOSFET。
在此处讨论的制造第一阶段(参见图26)，器件10己经包括如同前 述的示例中那样的SiGe区域1，并且SiGe区域1例如如同前述示例中 借助于图17-21讨论的那样形成。此处使用了与前述示例相同的参考符 号。
接下来(参见图27)，通过在半导体本体12中形成孔，随后选择性 蚀刻SiGe区域1来形成空腔1A。
随后(参见图28)，通过热氧化由氧化层填充空腔1A，随后(参见 图29)，采用二氧化硅填充沟槽15，形成STI区域15A，随后进行平面 化并去除氮化物层14。最后(参见图30)，采用其常用的步骤形成场效应晶体管F。在STI 区域15A和掩埋的隔离区域1A之间的硅区域中形成深源和漏区域20、 21。
图31A至33B是通过根据本发明的第五实施例，在其制造的不同阶 段第五半导体器件的视图，图32是3-d顶视图，图31A-H、 33A和33B 是截面图。此处，器件包括红外线探测器二极管，包括多个耦合的SiGe
量子阱。
在第一步骤(参见图31A-D)中，在硅半导体本体中形成SiGe第 一掩埋半导体区域l。在该器件中，硅被>^型掺杂为大约5^0(:1^3，而 SiGe被P+型掺杂为lel8cm-3， Ge含量为大约20X,厚度为大约10纳 米。硅层的厚度在5-10纳米之间，如前述示例那样使用具有开口4的掩 模3。接下来(参见图31D-G)，使用具有开口44的掩模33，按照类似 的方式形成另外的SiGe区域111。最后(参见图31H)，按照传统的方 式形成下凹的p型惨杂区域50、 51，接触两个重叠的SiGe区域l、 111。
在采用四个SiGe量子阱1、 111、 l'、 lll'的修改(参见图32)中， 形成四个接触区域50、 51、 52、 53作为下凹的p型区域50-53。在图33A 和图33B中分别示出了沿线AA和线BB的该修改的截面图。示出了 4 个量子阱l、 111、 1，、 111，和它们的接触区域50、 51、 52、 53。
显然，本发明不限于本文描述的示例，并且，在本发明的范围内本 领域的技术人员可能进行许多变更和修改。
例如，应当注意如第一示例中那样的MOSFET的双栅电极也可以
提供有独立的电连接，同样在该情形中仍然同时形成电连接，在处理中 进行了小修改。
进一步应当注意对于绝缘栅电介质，可以使用通过原子层CVD 沉积的高k层。可以采用同样通过原子层CVD等沉积的金属代替导电 的多晶硅。
第四实施例中的掩埋电介质可以是氧化物之外的电介质，例如氮化 物，并且也可以是薄氧化物和半绝缘材料的组合，如SIPOS，以便在硅 沟道中的上方等产生额外的应力。
并且，应当注意，在采用导电材料填充半导体区域的位置处形成的
空腔的情形下，导电的化合物尤其是金属构成了有吸引力的选择。在采 用电绝缘材料填充空腔的情形下，也可以有利地选择高k材料。
权利要求
1.一种制造具有衬底(11)和硅半导体本体(12)的半导体器件(10)的方法，该硅半导体本体(12)中设置有至少一个半导体元件，其中在半导体本体(12)中形成包括硅和另一IV族元素的混合晶体的材料的半导体区域(1)，该半导体区域(1)被硅层(2)掩埋，该方法的特征在于以下步骤在半导体本体(12)的表面上提供包括开口(4)的掩模(3)，通过在开口(4)中选择性沉积，形成包括硅和另一IV族元素的混合晶体的材料的半导体区域(1)，至少部分去除掩模(3)，以及在半导体本体(12)表面上沉积硅层(2)。
2. 根据权利要求1的方法，特征在于所获得的结构被平面化。
3. 根据权利要求1的方法，特征在于在半导体区域(1)的选择性 沉积之后，在掩模(3)的开口 (4)中选择性沉积硅区域(5)。
4. 根据权利要求1的方法，特征在于在半导体本体(12)中，在半 导体区域(1)上方形成由硅掩埋的、包括硅和另一IV族元素的混合晶 体的材料的另一个半导体区域(6)。
5. 根据权利要求4的方法，特征在于沿着投影方向看，所述半导体 区域和所述另一个半导体区域至多彼此部分重叠。
6. 根据权利要求1的方法，特征在于在半导体本体的表面中形成一 个延伸至半导体区域的孔，并且，通过选择性蚀刻去除包括硅和另一IV 族元素的混合晶体的材料，从而在该半导体区域的位置产生空腔。
7. 根据权利要求6的方法，特征在于采用电绝缘材料填充所述孔和 空腔。
8. 根据权利要求7的方法，特征在于在半导体本体中由已填充的孔 包围并且位于已填充的空腔上方的硅部分中形成半导体元件。
9. 根据权利要求6的方法，特征在于采用导电材料填充所述空腔。
10. 根据权利要求9的方法，其中半导体元件是场效应晶体管，特征在于己填充的空腔形成场效应晶体管的栅电极。
11. 根据权利要求10的方法，特征在于场效应晶体管设置有在比所 述栅电极更高层面处形成、并按照与所述栅电极相同的方式形成的另一 个栅电极。
12. 根据权利要求6的方法，特征在于通过半导体区域和其它半导体区域的叠层形成场效应晶体管的叠层，其中交替地一个半导体区被绝 缘材料代替并且另一个半导体区被导电材料代替。
13. 根据权利要求4或5的方法，特征在于所述半导体区域和所述 其它半导体区域按照耦合的量子阱的形式形成。
14. 根据权利要求13的方法，特征在于该半导体元件形成为包括耦 合的量子阱的红外线探测器，所述量子阱通过在半导体本体表面中下凹 的半导体区域独立地接触。
15. 根据权利要求7的方法，其中所述半导体元件是场效应晶体管， 特征在于已填充的空腔形成绝缘区域，该绝缘区域将晶体管的沟道区域 与衬底分开。
16. 根据权利要求1的方法，特征在于通过外延形成硅层和包括硅 和另一 IV族元素的混合晶体的材料的半导体区域。
17. 根据权利要求l的方法，特征在于选择锗作为另一IV族元素。
18. 根据权利要求16的方法，特征在于选择半导体区域的厚度在5 至50纳米之间，并选择其锗含量在20 a"/。至40at.。/。之间。
19. 根据权利要求1的方法，特征在于掩模由二氧化硅形成。
20. 根据权利要求1的方法，特征在于完全去除掩模。
21. 根据权利要求1的方法，特征在于在去除掩模之后和在沉积硅 层之前，所述器件在氢气氛中优选在850'C以上的温度经受热处理。
22. 通过根据前面任何一项权利要求所述的方法获得的半导体器件。
全文摘要
制作半导体器件的方法以及用该方法获得的半导体器件。本发明涉及一种制造具有衬底(11)和硅半导体本体(12)的半导体器件(10)的方法，硅半导体本体(12)中设置有至少一个半导体元件，其中在半导体本体(12)中形成包括硅和另一IV族元素的混合晶体的材料的半导体区域(1)，由硅层(2)掩埋半导体区域(1，111)。根据本发明，在半导体本体(12)的表面设置包括开口(4)的掩模(3)，在开口(4，44)中选择性地沉积包括硅和另一IV族元素的混合晶体的材料的半导体区域(1，111)，至少部分去除掩模(3，33)，接着将硅层(2)均匀地沉积在半导体本体(12)的表面上。由此能获得各种高质量的器件。半导体区域(1，111)优选地包括SiGe，并且可以形成器件(10)的一部分或者为了在器件(10)中形成绝缘区或导电区而牺牲。
文档编号H01L29/786GK101208804SQ200680023185
公开日2008年6月25日 申请日期2006年6月21日 优先权日2005年6月27日
发明者简·雄斯基, 罗布·范达伦, 菲利浦·默尼耶-贝拉德, 马尼克斯·B·威廉森 申请人:Nxp股份有限公司