使用包含具可调式电阻的可切换半导体存储器元件的存储器单元的方法

专利名称：使用包含具可调式电阻的可切换半导体存储器元件的存储器单元的方法
技术领域：
本发明涉及一种非易失性存储器阵列。 背景技水即使当传到装置的功率被切断时，非易失性存储器阵列仍维持其数据。在一次可编 程阵列中，每一存储器单元均以初始未编程状态而形成且可转换为编程状态。这种改变 是永久的，且这些单元不可擦除。在其它类型的存储器中，存储器单元可擦除且可重写 多次。单元也可在每一单元可实现的数据状态的数目方面变化。可通过变更可检测的单元 的某一特征(例如，在单元内的晶体管的给定外加电压或阈值电压下流过所述单元的电 流)来存储数据状态。数据状态是所述单元的不同值，例如数据'O'或数据T。一些用于实现可擦除或多状态单元的解决方案较复杂。浮动栅极和SONOS存储器单元(例如)通过存储电荷而操作，其中所存储的电荷的存在、不存在或量会改变晶体管 阈值电压。这些存储器单元为三终端装置，在现代集成电路中的竞争性所需的很小的尺 寸下制造和操作所述存储器单元相对困难。其它存储器单元通过改变相对稀有的材料(如硫族化物)的电阻率而操作。硫族化 物难以加工且可在大多数半导体生产设施中展现出困难。通过具有使用常规半导体材料(其结构易于被缩放到小尺寸)而形成的可擦除或多 状态存储器单元的非易失性存储器阵列来提供实质优势。 发明内容本发明由下列权利要求书界定，且不应将此部分中的任何内容看作是对那些权利要 求的限制。 一般来说，本发明针对一种具有二极管以及带有可调式电阻的半导体元件的 非易失性存储器单元。第一实施例提供一种用于改变和感测非易失性存储器单元的数据状态的方法，所述 方法包含将半导体材料从第一稳定电阻率状态切换到第二稳定电阻率状态，第二电阻 率状态的电阻率低于第一电阻率状态的电阻率将半导体材料从第二稳定电阻率状态切 换到第三稳定电阻率状态，第三电阻率状态的电阻率高于第二电阻率状态的电阻率；以 及感测所述第三电阻率状态作为所述存储器单元的数据状态，其中所述存储器单元包含 第一导体的一部分、第二导体的一部分以及包含所述半导体材料的可切换存储器元件， 所述可切换存储器元件安置于第一导体与第二导体之间。本发明的另一方面提供一种用于改变和感测非易失性存储器单元的数据状态的方 法，所述方法包含将半导体材料从第一稳定电阻率状态切换到第二稳定电阻率状态， 第二电阻率状态的电阻率低于第一电阻率状态的电阻率；将半导体材料从第二稳定电阻 率状态切换到第三稳定电阻率状态，第三电阻率状态的电阻率高于第二电阻率状态的电 阻率；将半导体材料从第三稳定电阻率状态切换到第四稳定电阻率状态，第四电阻率状 态的电阻率低于第三电阻率状态的电阻率；以及感测所述第四电阻率状态作为所述存储 器单元的数据状态，其中所述存储器单元包含第一导体的一部分、第二导体的一部分以 及包含所述半导体材料的可切换存储器元件，所述可切换存储器元件安置于第一导体与 第二导体之间。本发 明的优选实施例提供一种用于改变和感测非易失性存储器单元的数据状态的方 法，所述非易失性存储器单元包含含有半导体材料的多晶或微晶半导体结型二极管，所 述二极管安置于第一导体与第二导体之间，所述方法包含将半导体材料从第一电阻率状态切换到第二电阻率状态，第二电阻率状态的电阻率低于第一电阻率状态的电阻率； 将半导体材料从第二电阻率状态切换到第三电阻率状态，第三电阻率状态的电阻率高于第二电阻率状态的电阻率；以及感测所述第三电阻率状态作为所述存储器单元的数据状 态。本发明的另一优选实施例提供一种用于编程和感测可重写存储器单元的方法，所述 方法包含将半导体材料从第一稳定电阻率状态切换到第二稳定电阻率状态，第二电阻 率状态的电阻率低于第一电阻率状态的电阻率；将半导体材料从第二稳定电阻率状态切 换到第三稳定电阻率状态，第三电阻率状态的电阻率低于第二电阻率状态的电阻率；以 及感测所述第三电阻率状态作为所述存储器单元的数据状态，其中所述存储器单元包含 第一导体的一部分、第二导体的一部分以及包含半导体材料的可切换存储器元件，所述 可切换存储器元件安置于第一导体与第二导体之间。再一优选实施例提供一种用于编程和感测存储器阵列中的第一存储器单元和第二存 储器单元的方法，第一存储器单元包含第一底部导体的一部分和第一顶部导体的一部分， 且第二存储器单元包含第二底部导体的一部分和第二顶部导体的一部分，其中所述方法 包含在第一存储器单元的第一底部导体部分与第一顶部导体部分之间施加第一电脉冲以使所述第一存储器单元处于第一数据状态，所述第一电脉冲具有第一极性；在第一存 储器单元的第一底部导体部分与第一顶部导体部分之间施加读取电压；在施加所述读取电压的同时感测第一存储器单元的第一底部导体部分与第一顶部导体部分之间的第一读 取电流，且其中所述第一读取电流对应于所述第一存储器单元的第一数据状态；在第二 存储器单元的第二底部导体部分与第二顶部导体部分之间施加第二电脉冲以使所述第二 存储器单元处于第二数据状态，所述第二电脉冲具有第二极性；在第二存储器单元的第二底部导体部分与第二顶部导体部分之间施加读取电压；在施加所述读取电压的同时感测第二存储器单元的第二底部导体部分与第二顶部导体部分之间的第二读取电流，且其 中所述第二读取电流对应于所述第二存储器单元的第二数据状态，其中第一极性与第二 极性相反，且其中第一数据状态和第二数据状态不对应于电阻率切换金属氧化物或氮化 物的电阻率状态。本文中所描述的本发明的各方面和实施例中的每一者可单独使用或相互组合而使用。现将参看附图来描述优选方面和实施例。


图1是说明在存储器阵列中的存储器单元之间需要电绝缘的电路图。图2是根据本发明的优选实施例而形成的多状态或可重写存储器单元的透视图。图3是包含图2的存储器单元的存储器层的一部分的透视图。图4是展示当在二极管上的反向偏压下的电压增加时本发明的存储器单元的读取电 流的改变的曲线图。图5是展示存储器单元从V状态变换到P状态、从P状态变换到R状态和从R状态变换到S状态的概率曲线。图6是展示存储器单元从V状态变换到P状态、从P状态变换到S状态和从S状态变换到R状态的概率曲线。图7是展示存储器单元从V状态变换到R状态、从R状态变换到S状态和从S状态变换到P状态的概率曲线。图8是可用于本发明的实施例中的垂直定向p-i-n二极管的透视图。 图9是展示存储器单元从V状态变换到P状态和从P状态变换到M状态的概率曲线。 图IO是根据本发明的优选实施例而形成的多状态或可重写存储器单元的透视图。 图11是展示存储器单元从V状态变换到P状态、从P状态变换到R状态和从R状态变换到S状态接着可在S状态与R状态之间重复的概率曲线。图12是展示用以在正向偏压下偏压S单元的偏压方案的电路图。图13是展示用以在反向偏压下偏压S单元的偏压方案的电路图。图14说明用以使单元移入数据状态中的重复的读取-验证-写入循环。图15a到图15c是说明形成根据本发明实施例而形成的存储器层的过程中的阶段的横截面图。图16是说明可用于本发明的替代实施例中的二极管和电阻性切换元件的横截面图。
具体实施方式
已知通过施加电脉冲可调节由掺杂的多晶硅形成的电阻器的电阻，可将其调整于稳 定的电阻状态之间。这些可调式电阻器己被用作集成电路中的元件。然而，在非易失性存储器单元中使用可调式多晶硅电阻器来存储数据状态并非为常 规的。制造多晶硅电阻器的存储器阵列提出了困难。如果将电阻器用作大型交叉点阵列 中的存储器单元，那么当将电压施加到所选单元时，将在整个阵列中的半选择和未选择 的单元中存在不当泄漏。举例来说，转到图1，假定在位线B与字线A之间施加一电压 以设定、重设或感测所选单元S。希望使电流流过所选单元S。然而， 一些泄漏电流可在替代路径(例如，在位线B与字线A之间)上流过未选择的单元Ul、 U2和U3。可存 在许多此类替代路径。
可通过将每一存储器单元形成为包括一二极管的两终端装置而大大减少泄漏电流。 二极管具有非线性I-V特性，从而允许低于接通电压的极小电流以及高于接通电压的实 质上较高电流。 一般来说，二极管也充当在一个方向上比在另一方向上更易于使电流通 过的单向阀。因此，只要选择确保仅所选单元经受高于接通电压的正向电流的偏压方案， 便可大大减少沿非希望的路径(例如图1的Ul-U2-U3潜通路径)的泄漏电流。
Herner等人在2004年9月29日申请的第10/955,549号美国专利申请案"Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States"(下文 称作'549申请案且以引用的方式并入本文中)描述一种单片式三维存储器阵列，其中存 储器单元的数据状态存储于半导体结型二极管的多晶半导体材料的电阻率状态中。此存 储器单元是具有两个数据状态的一次可编程单元。所述二极管以高电阻率状态形成；施
加编程电压将二极管永久地变换为低电阻率状态。
在本发明的实施例中，通过施加适当的电脉冲，由掺杂的半导体材料形成的存储器 元件(例如，'549申请案的半导体二极管)可实现三个、四个或四个以上的稳定电阻率 状态。在本发明的其它实施例中，可将半导体材料从初始高电阻率状态转换到低电阻率 状态，接着，当施加适当的电脉冲时，可使其返回到较高的电阻率状态。这些实施例可 独立地使用或加以组合以形成可具有两个或两个以上数据状态且可为一次可编程或可重 写的存储器单元。
如所注释，存储器单元中的导体之间的二极管允许其形成于高度密集的交叉点存储 器阵列中。在本发明的优选实施例中，接着，多晶、非晶或微晶半导体存储器元件与二 极管串联形成，或更优选地自身形成为二极管。
在此论述中，从较高电阻率状态到较低电阻率状态的转变将称作设定转变，其受到 设定电流、设定电压或设定脉冲的影响，而从较低电阻率状态到较高电阻率状态的反向 转变将称作重设转变，其受到重设电流、重设电压或重设脉冲的影响。
在优选的一次可编程实施例中，可使多晶半导体二极管与介电断裂反熔丝成对，但 在其它实施例中可省略反熔丝。 ，
图2说明根据本发明优选实施例而形成的存储器单元。底部导体12由传导材料(例 如，钩)形成且在第一方向上延伸。势垒层和粘着层可包括于底部导体12中。多晶半导 体二极管2具有底部重掺杂n型区4;本征区6，其并不意图被掺杂；和顶部重掺杂区8，但可使此二极管的定向反向。此二极管(不管其定向如何)将称作p-i-n 二极管。介 电断裂反熔丝14包括于一些实施例中。顶部导体16可以相同的方式而形成且可具有与 底部导体12相同的材料，且在与第一方向不同的第二方向上延伸。多晶半导体二极管2 垂直安置于底部导体12与顶部导体16之间。多晶半导体二极管2以高电阻率状态形成。 此存储器单元可形成于合适的衬底上，例如形成于单晶硅晶片上。图3展示形成于交叉 点阵列中的此类装置的存储器层的一部分，其中二极管2安置于底部导体12与顶部导体 16之间(在此视图中省略了反熔丝14)。可将多个存储器层堆叠于衬底上以形成高度密 集的单片式三维存储器阵列。
在此论述中，将并不意图被掺杂的半导体材料区描述为本征区。然而，所属领域的 技术人员将了解，本征区实际上可包括低浓度的p型或n型掺杂剂。掺杂剂可从邻近区 扩散到本征区内，或者可在沉积期间由于来自早先沉积的污染而存在于沉积室中。将进 一步了解，沉积的本征半导体材料(例如硅)可包括致使其表现为仿佛经轻微n掺杂的 缺陷。使用术语"本征"来描述硅、锗、硅-锗合金或某一其它半导体材料并不意味着暗 示此区既不含有任何掺杂剂或此区也不具有极佳的电中性。
可通过施加适当的电脉冲而在稳定的状态之间改变掺杂的多晶或微晶半导体材料 (例如，硅)的电阻率。已发现，在优选实施例中，在二极管处于正向偏压下的情况下有 利地执行设定转变，而在二极管处于反向偏压下的情况下最易于实现和控制重设转变。 然而，在一些例子中，在二极管处于反向偏压下的情况下可实现设定转变，而在二极管 处于正向偏压下的情况下实现重设转变。
半导体切换性能较为复杂。对于二极管来说，在二极管处于正向偏压下的情况下已 实现设定转变和重设转变。通常，在二极管处于正向偏压下的情况下所施加的重设脉冲 (其足以将组成二极管的多晶半导体材料从给定电阻率状态切换到较高电阻率状态)与相 应的设定脉冲(其将使相同多晶硅半导体材料从相同电阻率状态切换到较低电阻率状态) 相比将为较低的振幅且将具有较长的脉冲宽度。
在反向偏压下的切换展示了不同性能。假定多晶硅p-i-n二极管(如图2中所示的多 晶硅p-i-n二极管)经受在反向偏压下的相对较大的切换脉冲。在施加切换脉冲之后，施 加较小的读取脉冲(例如，2伏)，且测量在读取电压下流过二极管的电流(称作读取电 流)。随着在随后脉冲中增加在反向偏压下的切换脉冲的电压，在两伏下的随后的读取电 流如图4中所示而改变。将看出，最初随着切换脉冲的反向电压和电流增加，当在每一 切换脉冲后施加读取电压时，读取电流增加；S卩，半导体材料(在此情况下为硅)的初始转变是在朝向较低电阻率的设定方向上。 一旦切换脉冲达到某一反向偏压电压(在图 4中的点K处，在此实例中约为-14.6伏)，随着实现重设和硅的电阻率增加，读取电流 突然开始下降。举例来说，视当开始施加反向偏压切换脉冲时组成二极管的硅的电阻率 状态而定，设定趋势被反向且二极管的硅开始重设时的切换电压变化。接着，将看出， 通过选择适当的电压，可在二极管处于反向偏压下的情况下实现组成所述二极管的半导 体材料的设定或重设。
本发明的存储器单元的不同数据状态对应于组成二极管的多晶或微晶半导体材料的 电阻率状态，所述电阻率状态通过当施加读取电压时检测流过存储器单元(在顶部导体 16与底部导体12之间)的电流而加以区别。优选地，在任一不同数据状态与任一相异 的不同数据状态之间流动的电流至少为2倍以使状态之间的差异可易于检测。
可将存储器单元用作一次可编程单元或可重写存储器单元，且可具有两个、三个、 四个或四个以上的不同数据状态。可以任一次序和在正向偏压或反向偏压下将所述单元 从其任一数据状态转换到其任一其它数据状态。
将提供优选实施例的若干实例。然而，将了解，并不希望这些实例具有限制性。所 属领域的技术人员将显而易见，编程包含二极管和多晶或微晶半导体材料的两终端装置 的其它方法将在本发明的范围内。
一次可编程多层单元
在本发明的优选实施例中，将由多晶半导体材料形成的二极管和介电断裂反熔丝串 联排列而安置于顶部导体与底部导体之间。在具有三个或四个不同数据状态的优选实施 例中，将两终端装置用作一次可编程多层单元。
优选的存储器单元展示于图2中。二极管2优选地由多晶或微晶半导体材料(例如， 硅、锗或者硅和/或锗的合金)形成。二极管2最优选为多晶硅。在此实例中，底部重掺 杂区4为n型且顶部重掺杂区8为p型，但可将二极管的极性颠倒。存储器单元包含顶 部导体的一部分、底部导体的一部分和二极管，所述二极管安置于所述导体之间。
如所形成，二极管2的多晶硅处于高电阻率状态，且介电断裂反熔丝14是完好的。 图5是展示各种状态下的存储器单元的电流的概率曲线。转到图5，当在顶部导体16与 底部导体12之间施加读取电压(例如，2伏)时(二极管2处于正向偏压下)，在顶部 导体16与底部导体12之间流动的读取电流优选处于毫微安培的范围内，例如小于约5 毫微安培。图5的曲线图上的区V对应于存储器单元的第一数据状态。对于阵列中的一 些存储器单元来说，此单元将不经受设定或重设脉冲，且此状态将被读取为所述存储器单元的数据状态。此第一数据状态将被称作V状态。
在顶部导体16与底部导体12之间施加第一电脉冲(优选地，二极管2处于正向偏 压下)。举例来说，此脉冲在约8伏与约12伏之间，例如约10伏。举例来说，电流在约 80微安培与约200微安培之间。脉冲宽度优选在约100毫微秒与约500毫微秒之间。此 第一电脉冲使介电断裂反熔丝14断裂且将二极管2的半导体材料从第一电阻率状态切换 到第二电阻率状态，所述第二状态的电阻率低于所述第一状态的电阻率。此第二数据状 态将被称作P状态，且在图5中将此转变标记为"V—P"。在2伏的读取电压下在顶部 导体16与底部导体12之间流动的电流为约10微安培或更大。组成二极管2的半导体材 料的电阻率被减少约1000到约2000倍。在其它实施例中，电阻率的改变将较小，但在 任一数据状态与任一其它数据状态之间将至少为2倍，优选地至少为3或5倍，且更通 常地为IOO倍或更大。所述阵列中的一些存储器单元将在此数据状态下被读取，且将不 经受额外设定脉冲或重设脉冲。此第二数据状态将被称作P状态。
在顶部导体16与底部导体12之间施加第二电脉冲(优选地，二极管2处于反向偏 压下)。举例来说，此脉冲在约-8伏与约-14伏之间，优选在约-10伏与约-12伏之间，优 选为约-ll伏。举例来说，电流在约80微安培与约200微安培之间。举例来说，脉冲宽 度在约IOO毫微秒与约IO微秒之间，优选在约IOO毫微秒与约1微秒之间，最优选在约 200毫微秒与约800毫微秒之间。此第二电脉冲将二极管2的半导体材料从第二电阻率 状态切换到第三电阻率状态，所述第三电阻率状态的电阻率高于第二电阻率状态的电阻 率。在2伏的读取电压下在顶部导体16与底部导体12之间流动的电流在约IO毫微安培 与约500毫微安培之间，优选在约IOO毫微安培与约500毫微安培之间。所述阵列中的 一些存储器单元将在此数据状态下被读取，且将不经受额外设定脉冲或重设脉冲。此第 三数据状态将被称作R状态，且在图5中将此转变标记为R"。
为了实现第四数据状态，在顶部导体16与底部导体12之间施加第三电脉冲(优选 地，二极管2处于正向偏压下)。举例来说，此脉冲在约8伏与约12伏之间(例如，约 10伏)，且电流在约5微安培与约20微安培之间。此第三电脉冲将二极管2的半导体材 料从第三电阻率状态切换到第四电阻率状态，所述第四电阻率状态的电阻率低于第三电 阻率状态的电阻率，且优选所述电阻率高于第二电阻率状态的电阻率。在2伏的读取电 压下在顶部导体16与底部导体12之间流动的电流在约1.5微安培与约4.5微安培之间。 所述阵列中的一些存储器单元将在此数据状态下被读取，所述数据状态将被称作S状态， 且在图5中将此转变标记为S"。在读取电压(例如，2伏)下的电流差异在任何两个邻近数据状态之间优选地至少 为2倍。举例来说，处于数据状态R的任一单元的读取电流优选地至少为处于数据状态 V的任一单元的读取电流的两倍，处于数据状态S的任一单元的读取电流优选地至少为 处于数据状态R的任一单元的读取电流的两倍，且处于数据状态P的单元的读取电流优 选地至少为处于数据状态S的任一单元的读取电流的两倍。举例来说，数据状态R下的 读取电流可为数据状态V下的读取电流的两倍，数据状态S下的读取电流可为数据状态 R下的读取电流的两倍，且数据状态P下的读取电流可为数据状态S下的读取电流的两 倍。如果将范围界定为较小，那么差异可能相当大；举例来说，如果最高电流V状态单 元可具有5毫微安培的读取电流且最低电流R状态单元可具有100毫微安培的读取电流， 那么电流的差异至少为20倍。通过选择其它界限，可确保邻近存储器状态之间的读取电 流的差异将至少为3倍。
如稍后将描述，可应用反复的读取-验证-写入过程以确保在设定或重设脉冲之后存储 器单元处于所界定的数据状态中的一者且并不处于其之间。
至此已论述了一个数据状态下的最高电流与下一最高邻近数据状态下的最低电流之 间的差异。在邻近数据状态下的大多数单元中的读取电流的差异将更大；举例来说，V 状态下的存储器单元可具有1毫微安培的读取电流，R状态下的单元可具有100毫微安 培的读取电流，S状态下的单元可具有2微安培(2000毫微安培)的读取电流，且P状 态下的单元可具有20微安培的读取电流。每一邻近状态下的这些电流相差IO倍或更多。
已描述了具有四个不同数据状态的存储器单元。为了帮助在数据状态之间进行区别， 可优选地选择三个数据状态而非四个数据状态。举例来说，三态存储器单元可以数据状 态V形成，将其设定到数据状态P，接着将其重设到数据状态R。此单元将不具有第四 数据状态S。在此情况下，邻近的数据状态之间(例如，R数据状态与P数据状态之间) 的差异可显著较大。
可如所描述来编程如所描述的存储器单元的一次可编程存储器阵列，其中每一单元 被编程到三个不同数据状态中的一者(在一实施例中)或者四个不同数据状态中的一者 (在替代实施例中)。这些仅为实例；明显地，可存在三个以上或四个不同电阻率状态和 相应的数据状态。
然而，在一次可编程存储器单元的存储器阵列中，可以多种方式编程所述单元。举 例来说，转到图6，图2的存储器单元可以第一状态(V状态)形成。第一电脉冲(优选 处于正向偏压下)使反熔丝14断裂且将二极管的多晶硅从第一电阻率状态切换到低于第一电阻率状态的第二电阻率状态，从而使所述存储器单元处于P状态(在此实例中，其 为最低的电阻率状态)。第二电脉冲(优选处于反向偏压下)将二极管的多晶硅从第二电 阻率状态切换到第三电阻率状态，所述第三电阻率状态的电阻率高于第二电阻率状态的 电阻率，从而使所述存储器单元处于S状态。第三电脉冲(优选也处于反向偏压下)将 二极管的多晶硅从第三电阻率状态切换到第四电阻率状态，所述第三电阻率状态的电阻 率高于第二电阻率状态的电阻率，从而使所述存储器单元处于R状态。对于任一给定的 存储器单元来说，可将任一数据状态(V状态、R状态、S状态和P状态)读取为存储器 单元的数据状态。在图6中标记每一转变。展示了四个不同状态；可按需要而存在三个 或四个以上的状态。
在另外其它实施例中，每一连续电脉冲可将二极管的半导体材料切换到连续较低的 电阻率状态。举例来说，如在图7中，存储器单元可从初始V状态进行到R状态、从R 状态进行到S状态和从S状态进行到P状态，其中对于每一状态来说，读取电流至少为 先前状态下的读取电流的两倍，每一者均对应于不同的数据状态。当不存在包括于单元 中的反熔丝时，此方案可能最有利。在此实例中，可在正向偏压或反向偏压下施加脉冲。 在替代实施例中，可存在三个数据状态或四个以上的数据状态。
在一个实施例中，存储器单元包括图8中所示的多晶硅或微晶二极管2，包括底部 重掺杂p型区4、中间本征或轻度掺杂区6和顶部重掺杂n型区8。如在先前实施例中， 此二极管2可与介电断裂反熔丝串联排列，所述两者安置于顶部导体与底部导体之间。 底部重掺杂p型区4可就地掺杂(即，在多晶硅的沉积期间通过使提供例如硼的p型掺 杂剂的气体流动而得以掺杂)，使得掺杂剂原子在薄膜形成时被并入到所述薄膜中。
转到图9，巳发现此存储器单元以V状态形成，其中在2伏的读取电压下顶部导体 16与底部导体12之间的电流小于约80毫微安培。优选在(例如)约8伏的正向偏压下 施加的第一电脉冲使介电断裂反熔丝14 (如果其存在)断裂，且将二极管2的多晶硅从 第一电阻率状态切换到第二电阻率状态，第二电阻率状态低于第一电阻率状态，从而使 存储器单元处于数据状态P。在数据状态P下，在读取电压下的顶部导体16与底部导体 12之间的电流在约1微安培与约4微安培之间。优选在反向偏压下施加的第二电脉冲将 二极管2的多晶硅从第二电阻率状态切换到第三电阻率状态，第三电阻率状态低于第一 电阻率状态。第三电阻率状态对应于数据状态M。在数据状态M下，在读取电压下的顶 部导体16与底部导体12之间的电流高于约IO微安培。如在先前实施例中，邻近数据状 态下的任一单元之间(状态V的最高电流单元与状态P的最低电流单元之间，或者状态P的最高电流单元与状态M的最低电流单元之间)的电流差异优选地至少为2倍，优选 为3倍或更大。可将数据状态V、 P或M中的任一者检测为存储器单元的数据状态。
图4展示当半导体二极管经受反向偏压时， 一般来说，半导体材料最初经历到较低 电阻率的设定转变，接着随着电压增加，经历到较高电阻率的重设转变。对于此特定二 极管(具有顶部重掺杂n型区8，且优选地具有通过就地掺杂p型掺杂剂而形成的底部 重掺杂区4)来说，随着增加反向偏压电压而从设定转变到重设转变的切换并非如二极 管的其它实施例那样突然或急剧地发生。这意味着利用此二极管在反向偏压下的设定转 变较易于控制。
可重写存储器单元
在另一组实施例中，存储器单元表现为可重写存储器单元，其可重复地在两个或在 三个数据状态之间切换。
图10展示可充当可重写存储器单元的存储器单元。此存储器单元与图2中所示的存 储器单元相同，只是不包括介电断裂反熔丝。大多数可重写实施例在存储器单元中并不 包括反熔丝，但按需要可包括一个反熔丝。
转到图ll，在第一优选实施例中，存储器单元以高电阻率状态V形成，其中在2伏 下的电流约为5毫微安培或更小。对于大多数可重写实施例来说，初始V状态并不充当 存储器单元的数据状态。在顶部导体16与底部导体12之间施加第一电脉冲(优选地， 在二极管2处于正向偏压下的情况下)。举例来说，此脉冲在约8伏与约12伏之间，优 选为约10伏。此第一电脉冲将二极管2的半导体材料从第一电阻率状态切换到第二电阻 率状态P,所述第二状态的电阻率低于第一状态的电阻率。在优选实施例中，P状态也将 不充当存储器单元的数据状态。在其它实施例中，P状态将充当存储器单元的数据状态。
在顶部导体16与底部导体12之间施加第二电脉冲(优选地，在二极管2处于反向 偏压下的情况下)。举例来说，此脉冲在约-8伏与约-14伏之间，优选地在约-9伏与约-13 伏之间，更优选地为约-10伏或约-11伏。所需的电压将随着本征区的厚度而变化。此第 二电脉冲将二极管2的半导体材料从第二电阻率状态切换到第三电阻率状态R,所述第 三状态的电阻率高于第二状态的电阻率。在优选实施例中，R状态对应于存储器单元的 数据状态。
可优选在正向偏压下在顶部导体16与底部导体12之间施加第三电脉冲。举例来说， 此脉冲在约5.5伏与约9伏之间，优选为约6.5伏，且电流在约10微安培与约200微安 培之间，优选在约50微安培与约IOO微安培之间。此第三电脉冲将二极管2的半导体材料从第三电阻率状态R切换到第四电阻率状态S，所述第四状态的电阻率低于第三状态 的电阻率。在优选实施例中，S状态对应于存储器单元的数据状态。
在此可重写双态实施例中，将R状态和S状态感测或读取为数据状态。可在这两个 状态之间重复地切换存储器单元。举例来说，第四电脉冲(优选地，在二极管2处于反 向偏压下的情况下)将二极管的半导体材料从第四电阻率状态S切换到第五电阻率状态 R,所述第五电阻率状态R与第三电阻率状态R大体上相同。第五电脉冲(优选地，在 二极管2处于正向偏压下的情况下)将二极管的半导体材料从第五电阻率状态R切换到 第六电阻率状态S，所述第六电阻率状态S与第四电阻率状态S大体上相同，等等。使 所述存储器单元返回到初始V状态和第二 P状态可能较难；因此这些状态不可用作可重 写存储器单元中的数据状态。可能优选地在存储器阵列到达终端用户之前执行将单元从 初始V状态切换到P状态的第一电脉冲和将单元从P状态切换到R状态的第二电脉冲两 者，例如在工厂或测试设施中执行或者在销售之前由经销商执行。在其它实施例中，可 能优选地在存储器阵列到达终端用户之前仅执行将单元从初始V状态切换到P状态的第 一电脉冲。
如将从图ll看出，在所提供的实例中，在一个数据状态下的任一单元与一邻近数据 状态下的任一单元(在此情况下为R数据状态(在约IO毫微安培与约500毫微安培之间) 与S数据状态(在约1.5微安培与约4.5微安培之间))之间的顶部导体16与底部导体 12之间的读取电压(例如，2伏)下的电流间的差异至少为3倍。视为每一数据状态所 选择的范围而定，所述差异可为2倍、3倍、5倍或更大。
在替代实施例中，可以任一次序在三个或三个以上的数据状态之间切换可重写存储 器单元。可在二极管处于正向偏压或反向偏压下的情况下执行设定或重设转变。
在所描述的一次可编程和可重写实施例中，注意，数据状态对应于组成二极管的多 晶或微晶半导体材料的电阻率状态。数据状态并不对应于电阻率切换金属氧化物或氮化 物的电阻率状态，如在2006年3月31日申请的Herner等人的第11/395,995号美国专利 申请案"Nonvolatile Memory Cell Comprising a Diode and a Resistance墨Switching Material" 中，所述专利申请案由本发明的受让人拥有且以引用的方式并入本文中。
反向偏压设定和重设
在根据至此所描述的实施例而形成且编程的存储器单元的阵列中，与正向偏压步骤 相比，其中单元经受反向偏压下的大电压的任一步骤具有减少的泄漏电流。
转到图12，假定将在正向偏压下在所选单元S上施加10伏。(待使用的实际电压将视许多因素而定，包括单元的构造、掺杂剂含量、本征区的高度等；10伏仅为一实例。) 将位线BO设定为IO伏且将字线WO设定为接地。为了确保半选择的单元F (其与所选 单元S共享位线BO)保持于二极管的接通电压以下，将字线Wl设定为小于但相对接近 于位线BO的电压；举例来说，可将字线Wl设定为9.3伏，使得在F单元(仅展示一个 F单元，但可存在数百个、数千个或更多的F单元)上施加0.7伏。类似地，为了确保半 选择的单元H (其与所选单元S共享字线WO)保持于二极管的接通电压以下，将位线 Bl设定为高于但相对接近于字线WO的电压；举例来说，可将位线Bl设定为0.7伏， 使得在单元H (再次，可存在数千个H单元)上施加0.7伏。未选择的单元U (其与所 选单元S既不共享字线WO也不共享位线BO)经受-8.6伏。因为可存在数百万个未选择 的单元U，所以此导致阵列内的显著泄漏电流。
图13展示用以在存储器单元上施加较大反向偏压(例如)作为重设脉冲的有利偏压 方案。将位线BO设定为-5伏且将字线WO设定为5伏，使得在所选单元S上施加-10伏； 二极管处于反向偏压下。在足够低而不会引起半选择的单元F和H的非希望的设定或重 设的反向偏压下，将字线W1和位线B1设定为接地使这些单元均经受-5伏。在反向偏压 下的设定或重设通常似乎发生于二极管变为反向击穿时的电压下或接近所述电压，其通 常高于-5伏。
通过此方案，在未选择的单元U上不存在电压，从而导致无反向泄漏。因此，如(例 如)与本申请案在同一天申请且早先以引用的方式并入的Scheuerlein等人的第xx/xxx，xxx 号美国申请案"Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array"(代理人案号023-0051)中进一步描述，带宽可显著增加。
图13的偏压方案仅为一个实例；明显地，可使用许多其它方案。举例来说，可将位 线B0设定为0伏，将字线W0设定为-10伏，且将位线Bl和字线Wl设定为-5伏。在 所选单元S、半选择的单元H和F以及未选择的单元U上的电压将与图13的方案中的 电压相同。在另一实例中，将位线B0设定为接地，将字线W0设定为10伏，且将位线 Bl和字线Wl每一者设定为5伏。
重复设定和重设
至此，此论述己描述了施加适当的电脉冲以将二极管的半导体材料从一个电阻率状 态切换到一不同的电阻率状态，因此在两个不同的数据状态之间切换存储器单元。实践 中，这些设定和重设步骤可为重复的过程。
如所描述，在邻近数据状态下进行读取期间电流之间的差异优选至少为2倍；在许多实施例中，可优选确定分离3倍、5倍、IO倍或更大的每一数据状态的电流范围。
转到图14，如所描述，可将数据状态V界定为2伏的读取电压下的5毫微安培或更 小的读取电流，将数据状态R界定为在约10毫微安培与约500毫微安培之间的读取电流， 将数据状态S界定为在约1.5微安培与约4.5微安培之间的读取电流，且将数据状态P界 定为高于约IO微安培的读取电流。所属领域的技术人员将了解，这些仅为实例。在另一 实施例中，举例来说，可在较小的范围中界定数据状态V，其中读取电流为在2伏的读 取电压下的约5毫微安培或更小。实际的读取电流将随单元的特性、阵列的构造、所选 的读取电压和许多其它因素而变化。
假定---次可编程存储器单元处于数据状态P。将反向偏压下的电脉冲施加到存储器 单元以将单元切换到数据状态S。然而，在一些例子中，可能在施加电脉冲之后，读取 电流不处于所要的范围内；即，二极管的半导体材料的电阻率状态高于或低于所希望的 电阻率状态。举例来说，假定在施加电脉冲之后，存储器单元的读取电流处于曲线图上 Q处所展示的点处，其处于S状态与P状态电流范围之间。
在施加电脉冲以将存储器单元切换到所要的数据状态后，所述存储器单元可经读取 以确定是否达到所要的数据状态。如果未达到所要的数据状态，那么施加额外脉冲。举 例来说，当感测电流Q时，施加额外的重设脉冲以增加半导体材料的电阻率，从而将读 取电流降低到对应于S数据状态的范围内。如早先所描述，可在正向偏压或反向偏压下 施加此设定脉冲。与原始脉冲相比，所述额外脉冲(一或多个)可具有较高的振幅(电 压或电流)或者较长或较短的脉冲宽度。在额外的设定脉冲之后，再次读取所述单元， 接着适当地施加设定或重设脉冲，直到读取电流处于所要的范围内为止。
在两终端装置(例如，所描述的包括二极管的存储器单元)中，将尤其有利地读取 以便验证所述设定或重设且如果必要则进行调整。在二极管上施加较大的反向偏压可能 损坏所述二极管；因此，当在二极管处于反向偏压下的情况下执行设定或重设时，有利 地使反向偏压电压最小化。
制造的考虑因素
2006年6月8日申请的Heraer等人的第11/148,530号美国专利申请案"Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material"禾口 2004年9月29申请的Herner的第10/954,510号美国专利申请案"Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide"(其两者均由本发明的 受让人拥有且均以引用的方式并入本文中)描述了邻近于适当的硅化物的多晶硅的结晶影响多晶硅的性质。某些金属硅化物(例如，硅化钴和硅化钛)具有非常接近于硅的晶 格结构的晶格结构。当非晶硅或微晶硅与这些硅化物中的一者接触而结晶时，硅化物的 晶格在结晶期间向硅提供一模板。所得的多晶硅将高度有序，且缺陷相对较低。当通过 传导率增强型掺杂剂掺杂时，此高质量多晶硅在形成时具有相对较高的传导性。
相反，当非晶硅或微晶硅材料不与具有硅化物的硅(所述非晶硅或微晶硅材料与其 具有良好晶格匹配)接触而结晶时，例如仅与例如二氧化硅或氮化钛的材料(所述非晶 硅或微晶硅材料与其具有显著的晶格失配)接触，所得的多晶硅将具有更多缺陷，且以 此方式结晶的掺杂的多晶硅在形成时将具有低得多的传导性。
在本发明的各方面中，在两个或两个以上的电阻率状态之间切换形成二极管的半导 体材料，从而改变在给定读取电压下流过所述二极管的电流，不同的电流(和电阻率状 态)对应于不同数据状态。已发现，由尚未邻近于提供结晶模板的硅化物或类似材料而 结晶的高缺陷硅(或者例如锗或硅-锗合金的其它适当的半导体材料)形成的二极管显示 出最有利的切换性能。
在不希望受到任一特定理论的束缚的情况下，据信在所观测的电阻率改变后的一种 可能机制为在阈值振幅上的设定脉冲致使掺杂剂原子移出晶粒边界(在该处，掺杂剂原 子为惰性的)而进入晶体主体内(在该处，掺杂剂原子将增加传导率且降低半导体材料 的电阻)。相反，重设脉冲可致使掺杂剂原子移回到晶粒边界，从而降低传导率且增加电 阻。然而，例如多晶硅材料的有序度的增加和减小的其它机制也可操作或者替代地操作。
已发现，邻近于适当的硅化物而结晶的具有极低缺陷的硅的电阻率状态不能如当半 导体材料具有较高程度的缺陷时那样易于切换。缺陷或较大量的晶粒边界的存在可允许
较容易的切换。在优选实施例中，接着，形成二极管的多晶或微晶材料并未邻近于与其 具有小晶格失配的材料而结晶。举例来说，小晶格失配为约百分之三或更小的晶格失配。
证据已表明，切换性能可集中于本征区中的改变。还在电阻器和p-n 二极管中观测 到切换性能，且其并不限于p-i-n 二极管，而是据信p-i-n 二极管的使用可能尤其有利。 至此所描述的实施例包括p-i-ii二极管。然而，在其它实施例中，所述二极管可替代地为 p-n二极管，其具有极小的本征区或不具有本征区。
将提供描述本发明的优选实施例的制造的详细实例。来自2002年12月19日申请的 Herner等人的第10/320,470号美国专利申请案"An Improved Method for Making High Density Nonvolatile Memory"(且由于委付，以引用的方式并入本文中)的制造细节将可 用于这些实施例的二极管的形成过程中(如来自'549申请案的信息)。有用的信息也可得自于2004年12月17日申请的Herner等人的第11/015,824号美国专利申请案"Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode",所述专利申请案已转让给本发 明的受让人且以引用的方式并入本文中。为了避免混淆本发明，并非将包括这些申请案 的所有细节，但将了解，并不希望排除来自这些申请案的信息。 实例
将详细描述单个存储器层的制造。可堆叠额外存储器层，每一存储器层均单片地形 成于位于其下的存储器层上。在此实施例中，多晶半导体二极管将充当可切换存储器元 件。
转到图15a，存储器的形成开始于衬底100。此衬底IOO可以是如此项技术中已知的
任一半导体衬底，例如单晶硅、如硅-锗或硅-锗-碳的iv-iv化合物、in-v化合物、ii-vii
化合物、此类衬底上的外延层或者任何其它半传导材料。所述衬底可包括制造于其中的 集成电路。
绝缘层102形成于衬底100上。绝缘层102可为二氧化硅、氮化硅、高介电膜、Si-C-0-H 膜或者任一其它合适的绝缘材料。
第一导体200形成于衬底和绝缘体上。粘着层104可包括于绝缘层102与传导层106 之间以帮助传导层106粘着到绝缘层102。如果上覆的传导层为钨，那么优选地将氮化 钛作为粘着层104。
待沉积的下一层为传导层106。传导层106可包含此项技术中已知的任一传导材料， 例如钨或其它材料(包括钽、钛、铜、钴或其合金)。
一旦已沉积将形成导体轨的所有层，就将使用任一合适的掩蔽和蚀刻工艺来图案化 和蚀刻所述层以形成大体上平行、大体上共平面的导体200 (图15a中以横截面展示)。 在一个实施例中，沉积光致抗蚀剂，通过光刻图案化光致抗蚀剂且蚀刻所述层，且接着 使用标准工艺技术来去除所述光致抗蚀剂。导体200可替代地由镶嵌方法形成。
接下来，将介电材料108沉积于导体轨200之上和其之间。介电材料108可为任一 已知的电绝缘材料，例如氧化硅、氮化硅或氧氮化硅。在优选实施例中，将二氧化硅用 作介电材料108。
最后，去除在导体轨200的顶部的过量介电材料108，从而暴露由介电材料108分 隔的导体轨200的顶部，且留下大体上平坦表面109。所得结构展示于图15a中。介电过 度填充的此去除以形成平坦表面109可通过此项技术中己知的任一工艺来执行，例如化 学机械平坦化(CMP)或回蚀。可有利地加以使用的回蚀技术描述于在2004年6月30日申请的Raghuram等人的第10/883417号美国申请案"Nonselective Unpatterned Etchback to Expose Buried Patterned Features"中，且所述申请案以引用的方式并入本文中。在此 阶段，已在衬底IOO上的第一高度处形成多个大体上平行的第一导体。
接下来，转到图15b，将在已完成的导体轨200上形成垂直柱。(为了节省空间，图 15b中未展示衬底100;将假定其存在。)优选地，在导体轨的平坦化之后，将势垒层110 沉积为第一层。可将任一合适的材料用于所述势垒层中，包括氮化钨、氮化钽、氮化钛 或这些材料的组合。在优选实施例中，将氮化钛用作势垒层。在势垒层为氮化钛的情况 下，其可以与早先描述的粘着层相同的方式而沉积。
接下来沉积将被图案化为柱的半导体材料。所述半导体材料可为硅、锗、硅-锗合金 或者其它合适的半导体或半导体合金。为了简单起见，此描述将把半导体材料称作硅，
但将了解，熟练的实践者可替代地选择这些其它合适的材料中的任一者。
在优选实施例中，所述柱包含半导体结型二极管。本文中使用术语"结型二极管" 以指代具有非欧姆传导的特性的半导体装置，其具有两个端电极且由在一个电极处为p 型且在另一电极处为n型的半导体材料制成。实例包括p-n二极管和n-p二极管，其具 有相接触的p型半导体材料和n型半导体材料，例如齐纳二极管；和p-i-n二极管，其中 本征(未掺杂)半导体材料被插入于p型半导体材料与n型半导体材料之间。
底部重掺杂区112可通过此项技术中已知的任一沉积和掺杂方法而形成。在硅的沉 积期间，硅可经沉积且接着经掺杂，但优选地通过使提供n型掺杂剂原子(例如，磷) 的供体气体流动而就地掺杂。重掺杂区112的厚度优选在约100埃与约800埃之间。
通过此项技术中已知的任一方法可形成本征层114。层114可为硅、锗或者硅或锗的 任一合金，且可具有约1100埃与约3300埃之间的厚度，优选地为约2000埃的厚度。
返回到图15b，刚沉积的半导体层114和112连同下伏势垒层110—起将经图案化和 蚀刻以形成柱300。柱300应具有与下方的导体200约相同的间距和约相同的宽度，使 得每一柱300形成于导体200的顶部上。可容许一些不对准。
可使用任一合适的掩蔽和蚀刻工艺来形成柱300。举例来说，可沉积光致抗蚀剂， 使用标准光刻技术图案化，且进行蚀刻，接着去除光致抗蚀剂。或者，某一其它材料(例 如，二氧化硅)的硬掩模可形成于半导体层堆叠的顶部上(其中底部抗反射涂层(BARC) 位于顶部上)，接着对其加以图案化和蚀刻。类似地，可将介电抗反射涂层(DARC)用 作硬掩模。
可将2003年12月5日申请的Chen的第10/728436号美国申请案"Photomask Featureswith Interior Nonprinting Window Using Alternating Phase Shifting"或者2004年4月1日 申请的Chen的第10/815312号美国申请案"Photomask Features with Chromeless Nonprinting Phase Shifting Window"(两者均由本发明的受让人拥有且以引用的方式并入 本文中)中所描述的光刻技术有利地用以执行在根据本发明的存储器阵列的形成过程中 所使用的任一光刻步骤。
将介电材料108沉积于半导体柱300之上和其之间，从而填充其间的间隙。介电材 料108可为任一已知的电绝缘材料，例如氧化硅、氮化硅或氧氮化硅。在优选实施例中， 将二氧化硅用作绝缘材料。
接下来去除柱300的顶部上的介电材料，从而暴露由介电材料108分隔的柱300的 顶部，且留下大体上平坦表面。介电过度填充的此去除可通过此项技术中己知的任一工 艺来执行，例如CMP或回蚀。在CMP或回蚀后，执行离子植入，从而形成重掺杂p型 顶部区116。所述p型掺杂剂优选地为硼或BC13。此植入步骤完成二极管111的形成。 所得的结构展示于图15b中。在刚形成的二极管中，底部重掺杂区U2为n型，而顶部 重掺杂区116为p型；明显地，极性可颠倒。
转到图15c，接下来介电断裂反熔丝层118形成于每一重掺杂区116的顶部。反熔丝 118优选地为通过在快速热退火中(例如，在约600度下)氧化下伏硅而形成的二氧化硅 层。反熔丝118的厚度可为约20埃。或者，可沉积反熔丝118。
可以与底部导体200相同的方式形成顶部导体400,例如通过沉积粘着层120 (优选 地为氮化钛)和传导层122 (优选地为钨)。接着使用任一合适的掩蔽和蚀刻技术来图案 化和蚀刻传导层122和粘着层120以形成大体上平行、大体上共面的导体400，其在图 15c中展示为在页面上从左到右延伸。在优选实施例中，沉积光致抗蚀剂，通过光刻图案 化光致抗蚀剂且蚀刻所述层，且接着使用标准工艺技术来去除所述光致抗蚀剂。
接下来，将介电材料(未图示)沉积于导体轨400之上和其之间。介电材料可为任 一已知的电绝缘材料，例如氧化硅、氮化硅或氧氮化硅。在优选实施例中，将氧化硅用 作此介电材料。
已论述了第一存储器层的形成。可将额外存储器层形成于此第一存储器层上以形成 单片式三维存储器阵列。在一些实施例中，导体可在存储器层之间共享；即，顶部导体 400将充当下一存储器层的底部导体。在其它实施例中，层间电介质(未图示)形成于 图15c的第一存储器层上，其表面经平坦化，且第二存储器层的构造开始于此平坦化的 层间电介质上，其不具有共享导体。单片式三维存储器阵列是其中多个存储器层形成于单个衬底(例如晶片)上的阵列， 其不具有介入衬底。形成一个存储器层的各层直接在一个或一个以上现有层的各层上沉 积或生长。相反，己通过在分离的衬底上形成存储器层和将所述存储器层粘着于彼此顶 上而构造了堆叠的存储器，如Leedy的第5,915,167号美国专利"Three dimensional structure memory"中。在结合前可将所述衬底变薄或从所述存储器层去除所述衬底，但 当所述存储器层最初形成于分离的衬底上时，这些存储器并非真正的单片式三维存储器 阵列。
形成于衬底上的单片式三维存储器阵列包含形成于所述衬底上的第一高度处的至少 一第一存储器层和形成于与所述第一高度不同的第二高度处的第二存储器层。在此多层 阵列中，三个、四个、八个或者实际上任一数目的存储器层可形成于衬底上。
一种用于形成类似阵列(其中使用镶嵌构造来形成导体)的替代方法描述于在2006 年5月31日申请的Radigan等人的第11/444,936号美国专利申请案"Conductive Hard Mask to Protect Patterned Features During Trench Etch"中，所述专利申请案己转让给本发明的 受让人且以引用的方式并入本文中。可替代地使用Radigan等人的方法来形成根据本发 明的阵列。
替代实施例
除了那些已描述的实施例之外，具有存储于多晶或微晶半导体材料的电阻率状态中 的数据状态的存储器单元的许多替代实施例是可能的，且在本发明的范围内。将提及其 它几个可能的实施例，但此列举不能且并不希望是详尽的。
图16展示与二极管111串联形成的可切换存储器元件117。所述可切换存储器元件
117由如所描述使用电脉冲而在电阻率状态之间加以切换的半导体材料形成。所述二极管
优选地邻近于如早先描述提供结晶模板的硅化物(例如，硅化钴)而结晶，使得所述二 极管的半导体材料具有极低缺陷且显示出极小的切换性能或无切换性能。可切换存储器
元件117优选地经掺杂，且应掺杂到与顶部重掺杂区116相同的传导率类型。制造此装
置的方法描述于'167申请案中。
本文中已描述了制造的详细方法，但可使用形成相同结构的任何其它方法，而结果
在本发明的范围内。
以上具体实施方式
已描述本发明可呈现的许多形式中的仅几种形式。为此，此具体 实施方式希望作为说明且并不作为限制。希望本发明的范围仅由所附权利要求书(包括 所有均等物)界定。
权利要求
1.一种用于改变和感测非易失性存储器单元的数据状态的方法，所述方法包含将半导体材料从第一稳定电阻率状态切换到第二稳定电阻率状态，所述第二电阻率状态的电阻率低于所述第一电阻率状态的电阻率；将所述半导体材料从所述第二稳定电阻率状态切换到第三稳定电阻率状态，所述第三电阻率状态的电阻率高于所述第二电阻率状态的电阻率；以及感测所述第三电阻率状态作为所述存储器单元的数据状态，其中所述存储器单元包含第一导体的一部分、第二导体的一部分和包含所述半导体材料的可切换存储器元件，所述可切换存储器元件安置于所述第一导体与所述第二导体之间。
2. 根据权利要求l所述的方法，其中所述第一电阻率状态与所述第三电阻率状态之间 的电阻率差异至少为2倍。
3. 根据权利要求l所述的方法，其中所述第一电阻率状态与所述第三电阻率状态之间 的所述电阻率差异至少为5倍。
4. 根据权利要求l所述的方法，其中所述半导体材料为硅或硅合金、锗或锗合金。
5. 根据权利要求l所述的方法，其中所述半导体材料的至少一部分掺杂有p型或n型掺 杂剂。
6. 根据权利要求l所述的方法，其中所述第二导体安置于所述第一导体上，所述可切 换存储器元件垂直安置于所述第一导体与所述第二导体之间。
7. 根据权利要求l所述的方法，其中所述存储器单元进一步包含一二极管，所述二极 管安置于所述第一导体与所述第二导体之间。
8. 根据权利要求7所述的方法，其中所述可切换存储器元件与所述二极管串联。
9. 根据权利要求7所述的方法，其中所述可切换存储器元件包含所述二极管，所述二 极管包含所述半导体材料。
10. 根据权利要求9所述的方法，其中所述二极管是垂直定向的半导体结型二极管。
11.根据权利要求10所述的方法，其中所述二极管是p-i-n二极管。
12. 根据权利要求10所述的方法，其中所述二极管是p-n二极管。
13. 根据权利要求9所述的方法，其中所述半导体材料是多晶或微晶的。
14. 根据权利要求l所述的方法，其中从所述第一电阻率状态到所述第二电阻率状态的 切换是通过将具有第一振幅和第一极性的第一电脉冲施加到所述可切换存储器元件而实现的。
15. 根据权利要求14所述的方法，其中从所述第二电阻率状态到所述第三电阻率状态的 切换是通过施加具有第二振幅和第二极性的第二电脉冲而实现的，所述第二极性与 所述第一极性相反。
16. 根据权利要求1所述的方法，其中所述非易失性存储器单元驻留于单片式三维存储 器阵列的第一存储器层中，所述第一存储器层单片地形成于衬底上，其中至少一第 二存储器层单片地形成于所述第一存储器层上。
全文摘要
本发明提供一种包含由半导体材料形成的二极管的非易失性存储器单元，其可通过施加设定脉冲(递减的电阻)或重设脉冲(递增的电阻)来改变所述半导体材料的电阻而存储存储器状态。在优选实施例中，设定脉冲在所述二极管处于正向偏压下的情况下施加，而重设脉冲在所述二极管处于反向偏压的情况下施加。通过切换所述二极管的所述半导体材料的电阻率，存储器单元可以是可一次编程或重写的，且可实现两个、三个、四个或四个以上不同数据状态。
文档编号H01L27/10GK101288169SQ200680035454
公开日2008年10月15日 申请日期2006年9月27日 优先权日2005年9月28日
发明者克里斯托弗·J·佩蒂, 坦迈·库马尔, 布拉德·S·赫纳, 罗伊·E·朔伊尔莱茵 申请人:桑迪士克3D公司