专利名称：基于finFET的非易失性存储器的制作方法
技术领域：
本发明涉及一种基于FinFET的非易失性存储器。 同时，本发明涉及一种制造该存储器的方法。
背景技术：
出于尺寸的原因，在65nin及以下设计规则器件中使用平面M0SFET 结构由于所谓的短沟道效应而变得越来越复杂。应用finFET结构可以获得器件的性能的提高。在finFET中，绝缘层(相对较窄)顶部上，在源和漏区之间产生 硅线(鳍)作为沟道。然后，产生穿过鳍的线形控制栅极。通过一个薄 栅氧化膜与鳍隔离的所述控制栅极围绕(在截面上)在所述鳍的侧壁和 顶部外面，以从鳍沟道上的栅极获得相对较大的场效应。对于闪速存储器，US2005/013983A1中已经公开了上述finFET结构 的应用。将电荷俘获层定位于控制栅极和鳍材料(finmaterial)之间。 这里，将电荷俘获叠层定位于鳍的顶部上。控制栅极层与电荷俘获叠层 轮廓邻接，同时覆盖在上述鳍的侧壁以便形成侧壁晶体管。不利的是，在现有技术的finFET闪速存储器制造期间，鳍结构及 其顶部上的电荷俘获叠层的形成要求相对高精度的光刻技术，以保证鳍 和电荷俘获叠层的尺寸分别具有最小的变动，因为这种尺寸变动将强烈 地影响finFET存储器的电性能。此外，鳍沟道和电荷俘获叠层间相对较小的接触区域将在存储器感 测(读取)操作中期间导致相对较小的电流，可能要求对信号的额外放 大。不利地是，用于放大的电路要求在半导体衬底上额外的封装。尤其 是对于现有技术的器件，特别是相对较小的鳍尺寸，单位单元的较低电 流电平不利地限制了器件的速度。发明内容本发明的目的是提供一种基于finFET的非易失性存储器，该存储 器需要的光刻技术不甚严格，同时可以减小鳍和/或电荷俘获叠层的尺寸 影响。本发明涉及如权利要求所限定的基于finFET的存储器。本发明涉 及衬底层上的非易失性存储器，包括源区、漏区和沟道区； 上述源区、漏区和沟道区排列在衬底层上的半导体层中； 沟道区呈鳍状，在源和漏区之间纵向地延伸；其中，所述沟道区包括纵向延伸并且彼此间隔幵的两个鳍部分以及 位于所述鳍部分之间的鳍内间隔。电荷存储区位于所述鳍部分之间的鳍 内间隔。有利地，在根据本发明的非易失性存储器中，对鳍部分的位置和它 们的及尺寸提供了更好的控制减小了由误差造成的尺寸变动，因为存 储器内的鳍部分之间的距离由沟道或鳍内间隔的宽度限定。同时，本发明还涉及这种在衬底层上基于finFET存储器的制造方 法，所述方法包括在衬底层上设置半导体层；在半导体层中形成源和漏区以及沟道区，所述沟道区呈鳍状，并且 在源和漏区之间纵向延伸；在鳍状沟道区内形成两个鳍部分，所述鳍部分沿纵向延伸并且彼此 间隔开，其中鳍内间隔位于所述鳍部分之间；以及将电荷存储区设置在所述鳍部分之间的鳍内间隔中。此外，本发明涉及包含至少一个上述非易失性存储器的存储器阵列。同时，本发明涉及包括至少一个上述非易失性存储器的半导体器件。
下面将结合附图对本发明进行详细描述，图中所示的是本发明的示例实施例。本领域的普通技术人员应该理解本发明其他可选或等效实施 例可以在不背离本发明真实精神的前提下设计实施，发明范围仅由所附 权利要求限制。图1示出了根据本发明中的基于finFET的存储器的布局透视图；图2示出了图1的基于finFET的存储器的截面图；图3示出了图1所示基于finFET的存储器在经历制造步骤后的截面图；图4示出了图1所示基于finFET的存储器在随后的制造步骤之后 的截面图；图5示出了图1所示基于finFET的存储器在另外的制造步骤之后 的截面图；图6示出了第一实施例中基于finFET的存储器的截面图； 图7示出了第二实施例中基于finFET的存储器的截面图； 图8示出了根据第三实施例的基于finFET的存储器的截面图；以及图9示出了根据第四个实施例的基于finFET的存储器的截面图。
具体实施方式
图1示出了根据本发明中的基于finFET的存储器的实施例的布局 透视图。finFET结构1位于在绝缘层2上，例如二氧化硅层或S0工(绝缘体 .匕的硅)晶片的B0X层(掩埋氧化物层)。finFET结构l包括源和漏区3，以及位于源和漏区之间、并且将其 互连的(相对较窄)的线或鳍4。源区、漏区和鳍区3、 4均由硅半导体 材料组成。鳍区4的截面大体上呈矩形，具有侧壁部分和顶部部分。根 据本发明，鳍区4包括两个纵向延伸并且彼此间隔开的鳍部分，其中鳍 内间隔(未示出)位于这两个鳍部分之间。具有两个彼此间隔开的鳍部分和鳍内间隔的鳍区4将在下面详细描述。典型地，鳍4的长度在30 — 50nm之间，鳍4的宽度等于或小于长栅极5位于源和漏区3之间的绝缘层上，并且在鳍4上方沿Y方向 延伸，所述Y方向与鳍4的长度方向X大体上垂直。栅极5通过栅氧化 层(未示出)与鳍4分离。栅极5可以由沉积工艺生成，其中通过光刻限定了合适的掩模可由 光刻法限定。在该示例中，栅极5示出为呈薄线形层，但是可选地它也可以是片 状，这取决于它的高度(Z向)和鳍4高度的比较。栅极材料可以是任何合适的材料，例如掺杂半导体多晶硅或金属。 下面将结合图2—图7详细描述根据本发明的存储器的制造方法。 图2示出了图1的基于finFET的存储器在制造步骤之后的截面图。 在S0I衬底(S0I:绝缘体2上的硅20)上，使用沟槽掩模(未示 出)在半导体硅层20中刻蚀沟槽10。其次，沉积包括二氧化硅的绝缘 层11，所述绝缘层11覆盖在硅层20的顶部表而21以及沟槽10的侧壁 22和底面23。然后，按照这样的方式沉积多晶硅层12，使其填充沟槽 IO并且覆盖在硅层(20)周围的顶部表面(21)。在替代步骤中，代替绝缘层ll，沉积由第一电介质层、电荷俘获层 和第二电介质层组成的的电荷俘获叠层15。 一种众所周知的电荷俘获叠 层是所谓的0N0叠层，它由二氧化硅层、氮化硅层和第二二氧化硅层组 成。代替二氧化硅，电荷俘获叠层15中的任一个电介质层都可以由高K 材料组成，例如氧化铪Hf02、硅酸铪HfxSi卜A (0《x《l)、氮化硅酸铪 HfSiON、氧化铝AlA或者氧化锆Zr02。图3示出了图1所示基于finFET的存储器在下一个制造步骤之后 的截面图。随后，为了平面化该结构，对其进行化学机械抛光工艺(CMP)以 去除多晶硅12，接着利用湿法刻蚀从硅层20的顶部表面21上去除绝缘 层ll (或者电荷俘获叠层15)。在沟槽区10中，在内侧壁和底部壁上， 绝缘层ll (或者电荷俘获叠层15)以及多晶硅线12仍然保留。在平面 化(CMP和湿法刻蚀)后，多晶硅线12的顶部表面与硅层20的顶部表 面21大体上水平。然后，在沟槽区10上方限定掩模Ml:掩模层Ml覆盖沟槽区10，并其在其顶部表面上延伸以覆盖与沟槽10的侧壁22相邻的硅层20的周边部分。此外，掩模M]是这样的形状，使得还覆盖源和漏区3。 图4示出了图1所示的基于finFET的存储器在另外的制造步骤之 后的截面图。执行干法刻蚀工艺以去除未被掩模M1覆盖的那部分硅层20。通过 刻蚀，获得了半导体层20的自由表面24，所述自由表面实际上与沟槽 区10的底面23在同一平面上。随后，去除掩模Ml。由于掩模Ml在沟槽区10外的那部分硅层20 上延伸，在与绝缘层11 (或电荷俘获叠层15)相邻的区域中形成两个线 形硅区域或者鳍部分4a、 4b，并且在沟槽区10中形成多晶硅线12。在 该干法刻蚀步骤期间，已经形成了源和漏区3。因此，鳍区4包括与鳍内间隔10间隔开两个的鳍部分4a、 4b，即 位于这两个鳍部分之间的沟槽10。每个鳍部分4a、 4b都是在源和漏区 之间沿t々度方向延伸，并且每个鳍部分4a、仆都具有开口末覆盖的侧壁 25，从自沟槽或鳍内间隔10向外。在根据本发明的基于finFET的存储器中，与电荷存储区(即多晶 硅12或电荷俘获叠层15)接触的鳍区4的面积相对较大，这有利于产 生相对较大的每单元电流。图5示出了图1所示的基于finFET的存储器在另外的制造步骤之 后的截面图。在另--步中，顶部表面24、鳍部分4a、 4b的开口侧壁25、鳍内间 隔10顶部表面26处的电介质层11 (或电荷俘获叠层15)的末端区域以 及鳍内间隔10中多晶硅线12的顶部表面26均被栅氧化层13覆盖。在 栅氧化层13形成后，沉积第二多晶硅层14以覆盖该结构。图6示出了第一实施例中的基于finFET的存储器的截面图。 在对第二多晶硅层14构图之后，形成了栅极G，所述栅极围绕鳍部 分4a、 4b，电介质层11的末端区域以及鳍内间隔10中的多晶硅线12， 其中栅氧化层13用于将鳍部分4a、 4b、电介质层11的末端区域以及多晶硅线12与栅极G分离。在第一实施例中，非易失性存储器具有电荷存储区ll、 12，包括绝 缘层11和鳍内间隔10中的多晶硅线12，所述鳍内间隔作为用于电荷存 储的浮置栅极FG。在第一实施例中，栅极G作为控制栅极。有利地，上述方法提供了一种非易失性存储器，其中由于对光刻工 艺没有那么严格的要求，获得了对对鳍部分4a、 4b的位置将其尺寸更好 的控制。值得注意的是，代替使用鳍4a， 4b的尺寸的直接限定，通过重 叠沟槽掩模和掩模M1，也就是沟槽掩模与掩模M1的尺寸差来限定鳍部 分4a、 4b，同时维持这两个掩模的适当对齐。这种方法减少了可能由于 鳍部分4a、 4b的直接限定期间的未对齐导致的变动。典型地，鳍部分4a、 4b的高度为30 — 100nm之间。鳍部分4a、 4b 的宽度等于或小于鳍部分4a、 4b的高度。鳍内间隔10的宽度为50 — 150nm之间。栅氧化层13的厚度为l一10nm之间。绝缘层11的厚度为4一10nm之间。栅极14的厚度G为50 — 150nm 之间。图示出了是第二实施例中的基于finFET的存储器的截面图。在对第二多晶硅层12构图之后，形成栅极G，所述栅极G包围在鳍 部分4a、4b的外部侧壁25、电荷俘获叠层15的末端区域和多晶硅线12， 栅氧化层13用于将鳍部分4a、 4b、电荷俘获叠层15的末端区域和多晶 硅线12与栅极G分离。在第二实施例中，非易失性存储器具有电荷存储区15、 12，它包括 在鳍部分4a、 4b加上鳍内间隔10的底面23以及鳍内间隔10中的多晶 硅层之间插入的的电荷俘获叠层15。典型地，鳍部分4a、 4b的高度为30 — 100nm之间。鳍部分4a、 4b 的宽度等于或小于鳍部分4a、 4b的高度。鳍内间隔10的宽度约为50 — 150nm之间。栅氧化层13的厚度为l一10nm之间。电荷俘获叠层15中的第一二氧化硅电介质层的厚度为1 —3nm之 间。电荷俘获叠层15的电荷俘获氮化硅层的厚度为4一10nm之间。电荷 俘获叠层15的第二二氧化硅电介质层的厚度为4一25nra之间。栅极14 的厚度G为50—150nm之间。在另外的后端处理中，可以形成钝化层(未示出)，在钝化层中可 能形成与源和漏区3、栅极G或如第二实施例所应用的与控制栅极CG相 连的触点(未示出)，这对于本领域的普通技术人员是公知的。图8示出了根据第三实施例的基于finFET的存储器的截面图。 在第三实施例中，按照这样的方式进行顶部表面21的刻蚀，使得 刻蚀之后，自由表面24实质上将低于鳍内间隔区10的底面23。为了表 示底面23和自由表面24之间的差别，图8中用水平虚线示出了与底面 23相同的位置。按照这种方式，操作中可以获得自由表面和鳍部分4a、 仆之间的角落区域中电场的更好控制。这保证了控制栅极对低于鳍内间 隔区10的鳍的底部区域具有更好的控制(低于由硅组成的鳍内间隔10 的底部区域)。典型地，刻蚀导致自由表面24与鳍内间隔10的底面23之间的高 度差在30—100nm左右。其他大小和尺寸可参考图6或图7的描述。注意，在本实施例中，多晶硅线12或者可以是浮置栅极或者可以 是控制栅极。依赖于多晶硅线12作为浮置栅极FG还是控制栅极CG，将 绝缘层11或电荷俘获叠层15插入到鳍部分4a、4b和多晶硅线12之间。 如果将多晶硅线12用作浮置栅极FG，栅极14、 G则为控制栅极。如果 多晶硅线12用作控制栅极CG来控制电荷俘获叠层15中的电荷存储，则 栅极14， G则为存取栅极。图9示出了根据第四实施例的基于finFET的存储器的截面图。在第四实施例中，按照这样的方式进行顶部表面21的刻蚀在刻 蚀后，硅层20的自由表面24将低于鳍内间隔区10的底面23，同时， 获得了鳍区域4a、 4b的底切口 (imdercut)。该底切口可以通过在开口 侧壁25上的隔板获得，如图4和图5所示，并且随后应用各向同性(湿 法)刻蚀以刻蚀掉隔板下面的硅。为了表示底面23和自由表面24的之 间差别，图9中用水平虚线表示与底面相同的位置。典型地，刻蚀工艺导致自由表面24与鳍内间隔10的底面23之间 的高度差在30 — 100nm左右。鳍部分4a、 4b的底切口略小于钻蚀，即小 于每个鳍部分的宽度。其他大小和尺寸可参考图6或图7的描述。同样，与第三实施例类似，操作中，在自由表面和鳍部分4a、 4b之间的角落区域中获得了的电场的更好控制。注意，在本实施例中，多晶硅线12可以作为浮置栅极FG或控制栅 极CG。如果多晶硅线用作浮置栅极FG，栅极14、 G则作为控制栅极。如 果多晶硅线12用作控制栅极CG以控制电荷俘获叠层15中的电荷存储， 在栅极14、 G则作为存取栅极。最后，需要注意的是，在本实施例中，控制栅极CG与电荷俘获叠 层15 (例如0N0叠层)联合使用，可以减小存储器单元的读取扰动，因 为控制栅极CG仅用于电荷俘获叠层15的充放电。由于每个单元所提供的相对较大的电流(读取期间)，与现有技术 相比，对根据本发明的存储器阵列中放大电路的要求有所降低。典型地， 与新型存储器占用区域相比，这种电路的封装比现有技术小。
权利要求
1.一种位于衬底层(2)上的非易失性存储器，包括源和漏区(3)以及沟道区(4)；所述源和漏区(3)以及所述沟道区(4)设置在所述衬底层(2)上的半导体层(20)中；沟道区(4)呈鳍状，在源和漏区(3)之间纵向(X)地延伸；其中，沟道区(4)包括两个鳍部分(4a，4b)以及鳍内间隔(10)，所述鳍部分(4a、4b)沿纵向(X)延伸并且间隔开，所述鳍内间隔(10)位于所述鳍部分(4a、4b)之间；以及电荷存储区(11，12；15，12)位于鳍部分(4a，4b)之间的鳍内间隔(10)中。
2. 根据权利要求1中所述的非易失性存储器，其中，栅氧化层(13) 覆盖鳍部分(4a， 4b)以及鳍内间隔(10)中的电荷存储区(11， 12; 15， 12);栅极层(14， G)围绕鳍部分(4a， 4b)以及电荷存储区(11， 12; 15， 12)，所述栅氧化层(13)将鳍部分(4a， 4b)和电荷存储区(11， 12; 15， 12)与栅极(14， G)分离。
3. 根据权利要求2中所述的非易失性存储器，其中，所述电荷存储 区(11， 12)包括电介质层(11)和多晶硅层(12);所述电介质层(11) 插入到鳍部分(4a， 4b)加上鳍内间隔(10)的底面(23)和多晶硅层(12)之间，在操作期间多晶硅层(12)配置作为浮置栅极(FG)，所述 栅极(14， G)配置作为控制栅极(CG)。
4. 根据权利要求2中所述的非易失性存储器，其中，电荷存储区(15， 12)包括电荷俘获叠层(15)和多晶硅层(12);电荷俘获叠层(15)插 入到鳍部分Ua， 4b)加上鳍内间隔(10)的底面(23)和多晶硅层(12) 之间；电荷俘获叠层(15)包括第一电介质层、电荷俘获层和第二电介 质层，在操作期间多晶硅层(12)配置作为控制栅极(CG)，所述栅极(14， G)作为存取栅极。
5. 根据权利要求4中所述的非易失性存储器，其中，所述电荷俘获 层为氮化硅层。
6. 根据权利要求4或5中所述的非易失性存储器，其中，所述第一 和第二电介质层包括二氧化硅或高K材料。
7. 根据任一前述权利要求中所述的非易失性存储器，其中，所述 半导体层(20)的自由表面(24)低于所述鳍内间隔(10)的底面(23)。
8. 根据任--前述权利要求中所述的非易失性存储器，其中，所述 半导体层(20)的自由表面(24)低于鳍内间隔(10)的底面(23)，并 且在所述自由表面(24)附近的鳍部分(4a， 4b)的较低区域处存在底 切口。
9. 一种位于衬底层(2)上的非易失性存储器的制造方法，包括 在衬底层(2)上设置半导体层(20);在半导体层(20)中形成源和漏区(3)以及沟道区(4)，所述沟 道区(4)呈鳍状，并且在源和漏区(3)之间纵向(X)延伸；在鳍状沟道区(4)内形成两个鳍部分(4a， 4b)，所述鳍部分(4a， 4b)沿纵向延伸(X)并且彼此间隔开，其中鳍内间隔(10)位于所述鳍 部分(4a， 4b)之间；以及将电荷存储区(11， 12; 15， 12)设置在鳍部分(4a， 4b)之间的 鳍内间隔(10)中。
10. 根据权利要求9中所述的非易失性存储器的制造方法，其中， 所述方法包括使用沟槽掩模在半导体层(20)中刻蚀出沟槽(10)作为鳍内间隔(10);沉积叠层(11， 12; 15， 12)，用于在鳍内间隔(10)中形成电荷 存储区；按照这样的方式平面化所述叠层(11， 12; 15， 12)，使得所述叠 层的顶部表面实质上与所述半导体层(20)的顶部表面(21)水平；在已平面化的叠层(11， 12; 15， 12)以及与沟槽(10)相邻的半 导体层(20)的周边区域上设置掩模(Ml);以及刻蚀未被所述掩模(Ml)覆盖的半导体层(20)以形成鳍部分(4a，4b)。
11.根据权利要求io中所述的非易失性存储器的制造方法，其中，所述方法还包括刻蚀所述半导体层(20)，用于设置半导体层(20)的自 由表面(24)，所述自由表面(24)与沟槽(10)的底面(23)实质上在 同一水平面上。
12.根据权利要求10中所述的非易失性存储器的制造方法，其中， 该方法还包括刻蚀半导体层(20)，用于设置半导体层(20)的自由表面 (24)，所述自由表面(24)实质上位于低于沟槽(10)的底面(23)的 水平面上。
13. 根据权利要求12中所述的非易失性存储器的制造方法，其中， 所述方法还包括刻蚀所述半导体层(20)，用于设置鳍部分(4a， 4b)的 底切口 (18)。
14. 根据权利要求9至13中任一项所述的非易失性存储器的制造 方法，其中所述方法还包括设置栅氧化层(13),覆盖鳍部分(4a， 4b)和鳍内间隔(10)中 的电荷存储区(11， 12; 15， 12);设置围绕鳍(4a， 4b)和电荷存储区(11， 12; 15， 12)的栅极层 (M， G)，栅氧化层(13)将鳍部分(4a， 4b)和电荷存储区(11， 12; 15， 12)与栅极(14， G)分离。
15. 根据权利要求9至14中任一项所述的非易失性存储器的制造 方法，其中所述方法还包括设置钝化层，用于覆盖所述非易失性存储器；形成触点，所述触点穿过所述钝化层至少达到源和漏区(3)以及 栅极(14， G)。
16. —种存储器阵列，包括根据权利要求1至8中任一项所述的至 少一个非易失性存储器。
17. —种半导体器件，包括根据权利要求1至8中任一项所述的至 少一个非易失性存储器。
全文摘要
一种位于衬底层(2)上的非易失性存储器，包括源和漏区(3)以及沟道区(4)。所述源和漏区(3)以及所述沟道区(4)设置在所述衬底层(2)上的半导体层(20)中。沟道区(4)呈鳍状，在源和漏区(3)之间纵向(X向)地延伸。沟道区(4)包括两个鳍部分(4a，4b)以及鳍内间隔(10)，所述鳍部分(4a、4b)沿纵向(X向)延伸并且间隔开，所述鳍内间隔(10)位于所述鳍部分(4a、4b)之间；以及电荷存储区(11，12；15，12)位于鳍部分(4a，4b)之间的鳍内间隔(10)中。
文档编号H01L21/28GK101273440SQ200680035421
公开日2008年9月24日 申请日期2006年9月26日 优先权日2005年9月28日
发明者皮埃尔·戈阿兰 申请人:Nxp股份有限公司