半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，更具体地，涉及一种
用于增强MOSFET (金属氧化物半导体场效应晶体管)的性能和可靠性 的技术，其中该MOSFFET利用高介电常数材料作为栅绝缘膜且利用硅 化物材料作为栅电极。
背景技术：
随着需要越来越小的晶体管的尖端CMOS (互补MOS)的发展， 引起了许多问题，由于多晶硅(poly-SO电极的耗尽导致驱动电流衰 退，并且由于栅绝缘膜变薄导致栅漏电流增加。考虑到这些问题，研 究了下述结合技术，即，通过采用金属栅电极以避免电极耗尽，以及 通过利用高介电常数材料作为栅绝缘膜而增加物理膜厚度以降低栅漏 电流。
考虑用于金属栅极的材料包括纯金属、金属氮化物和硅化物，但 是在任何情况下，都需要(1) N型MOSFET和P型MOSFET的阈值电压 (Vth)应该允许设定为适当的电平，(2)在形成金属栅电极时栅绝 缘膜不应该退化，以及(3)栅电极的电阻率应该足够低。
对于尖端CMOS器件中以显著低功率工作的器件，组成该器件的 CMOS晶体管的阈值电压(Vth)设定为从士0.25到土0.5eV。为了实现 该Vth电平，对于N型MOSFET，需要使用功函数不大于Si的中间带隙
(4.6eV)、且希望为4.5至4.3eV的栅极材料；并且对于P型MOSFET， 需要使用功函数不小于Si的中间带隙(4.6eV)、且希望为4.7至4.9eV 的栅极材料。作为实现该目标的方式，提出了通过分别使用具有不同功函数的
不同金属或合金作为N型MOSFET和P型MOSFET的电极来控制晶体管 Vth的方法(双金属栅技术)。
例如，在非专禾U文献1 (International electron devices meeting technical digest 2002， 359页)中指出形成在Si02上方的Ta和Ru的功 函数分别为4.15eV和4.95eV，并且在这两个电极之间可以存在0.8eV的 功函数调制。
作为另一种双金属栅技术，提出了下述技术在栅绝缘膜上方形
成包括具有大约为硅或其硅化物的中间带隙的有效功函数的高熔点材
料的栅极图案；通过离子注入将彼此不同类型的杂质加入到P型 MOSEFT的电极部分和N型MOSFET的电极部分；随后通过高温退火分 别制造有效功函数不同的MOSFET。这种技术包含的特征在于可以采 用与现有技术实质相同的工艺，仅有的不同是用高熔点金属或其硅化 物代替了多晶硅。
作为另一种这样的技术，在非专利文献2 (International electron devices meeting technical digest 1985， 415页)中公开了以下技术将具 有比其化学计量组成中更多的硅(SO含量的Mo硅化物用作栅极，并 且通过离子注入分别向P型MOSFET的电极部分和N型MOSFET的电极 部分加入B和As，而将有效功函数控制在4.2至5.1eV的范围内。
作为与之相关的技术，在专利文献l(日本专利申请特开 No.8-130216)中公开了下述技术在形成由具有比其化学计量组成中 更多的Si含量的W硅化物组成的栅极图案之后，利用该图案作为掩模通 过离子注入形成源/漏区；在栅极的上表面的上方和源/漏区的上表面的 上方形成Ti膜；并通过对该膜进行热处理在栅电极的上表面的上方和源 /漏区的上表面的上方形成Ti硅化物。其指出这种技术能够有助于提 高栅电极对基体的粘附牢固性和降低阻抗。作为另一种双金属栅技术，全硅化物技术现在引起了注意，其中 多晶硅电极用Ni或其它一些金属被全硅化以形成栅电极。该技术的特 征在于其允许在髙温热处理之后进行多晶硅电极图案的自对准硅化，
以活化CMOS源/漏区中的杂质。为此，其与常规CMOS工艺更兼容，并
且由于不需要移除在栅绝缘膜上叠置的膜，所以可以抑制对栅绝缘膜 的损害。
在非专禾ll文献3 (International electron devices meeting technical digest 2002， 247页)禾口非专禾U文献4 (International electron devices meeting technical digest 2003 ， 315页)中，公开了下述技术，其中通过 利用Si02作为栅绝缘膜和利用Ni硅化物电极(掺杂P的NiSi;掺杂B的 NiSi)作为栅电极，能够最大程度上调制功函数0.5eV，其中通过用Ni 来全硅化以杂质P和B所掺杂的多晶硅电极图案来形成所述的Ni硅化物 电极。
而且，非专利文献5 (International electron devices meeting technical digest 2004， 91页)公开了一种技术(相控制Ni全硅化技术)，其中在 利用HfSiON高介电常数膜作为栅绝缘膜且利用全硅化的Ni硅化物电极 作为栅电极的MOSFET中，通过利用晶相的形成控制Ni硅化物的组成， 来控制有效功函数。通过利用这种技术，可以获得如图12所示的对有 效功函数的宽控制范围。在这里，通过利用Ni3Si电极作为P型MOSFET 的电极和利用NiSi2电极作为N型MOSFET的电极，可以将CMOS晶体管 的Vth设定在土0.3V。
然而，上面描述的技术分别涉及下面的问题。
由于在非专利文献l中描述的双金属栅技术需要分别准备具有不 同功函数的不同金属或合金，所以在P型MOSFET或N型MOSFET的栅 绝缘膜上堆积的栅金属层必须蚀刻掉。由于这样在蚀刻工艺中会造成栅绝缘膜的一定量退化，所以存在对元件的特性和稳定性造成不利影 响的问题。
形成包括高熔点金属或其硅化物的栅极图案，通过离子注入为P
型MOSFET的电极部分和N型MOSFET的电极部分加入彼此不同类型 的杂质，之后通过高温退火分别制造有效功函数不同的MOSFET，在这 种技术中，由于高温退火，很容易造成栅绝缘膜和栅电极之间的界面 反应。结果，包含在栅电极中的金属可以扩散进入栅绝缘膜，由此降 低了绝缘特性。
如非专利文献2和专利文献1中所公开的，在使用具有比其化学计 量组成中的硅(Si)含量更大的高熔点金属硅化物作为栅电极的情况下， 在由高熔点金属硅化物形成该膜时组成可能变得不均匀，或者在高温 退火期间注入到该栅电极的杂质的扩散或源/漏区的活化会造成硅化物 的相位分离，并且最终有效功函数的起伏可能导致对元件再现性和一 致性的不利影响。
尤其对于在专利文献l中公开的技术，Ti硅化物层状置在W硅化物 上方，进而因为Ti膜形成在W硅化物栅极上方，并且通过热处理使Ti 扩散进入W硅化物电极而形成Ti硅化物，则不可避免地造成在Ti硅化物 层中存在W。结果，形成在W硅化物电极上方的Ti硅化物层包含W作为 杂质，并且其阻抗变得高于化学计量组成的Ti硅化物的阻抗。因而，很 难充分降低W硅化物栅极的接触电阻。当在W硅化物上方形成Ti硅化物 时，不能够完全避免Ti硅化物/W硅化物界面上Ti或W的相互扩散，并由 此很难降低电阻，这在该技术中是一个本质的问题。
非专利文献3和4中描述的通过全硅化掺杂有杂质的多晶硅调制有 效功函数的技术，其涉及的问题是，在高介电常数材料用作栅绝缘膜 的情况下，不能控制有效功函数。另一方面，非专利文献5中描述的相控制Ni全硅化技术，即使在使 用高介电常数栅绝缘膜时，有效功函数也可以控制在很宽的范围，在 这一点上，该技术是非常优良的。然而，问题在于高电阻水平的NiSi2
相最适合NMOS电极，而Ni3Si相最适合PMOS电极。对照NiSi相的10.4 u Qcm电阻率，NiSi2相的电阻率是34ii Q cm，并且包含Ni3Si相的富金 属Ni硅化物的电阻率是24y Qcm。降低栅布线电阻应是金属栅电极的 一个优点，但是鉴于对降低栅布线电阻的效果较弱，因此就存在不能 获得希望的晶体管性能特性的问题。

发明内容
本发明意在提供一种技术，通过这种技术，在不牺牲可靠性的情 况下能够获得较宽的阈值控制范围，并且可以使栅电极的电阻率保持 很低；还通过该技术提供一种性能和可靠性优良的半导体器件及其制 造方法。
根据本发明，提供下面的半导体器件及其制造方法。
(1) 半导体器件包括硅衬底；该硅衬底上的栅绝缘膜；该栅绝 缘膜上的栅电极；和形成在栅电极两侧上的衬底中的源/漏区，其中该 栅电极包括由金属M1的硅化物形成的第一硅化物层状区；和第一硅 化物层状区上的第二硅化物层状区，第二硅化物层状区由与金属M1相 同的金属的硅化物形成，并且电阻率比第一硅化物层状区低。
(2) 根据项(1)的半导体器件，其中第一硅化物层状区和第二 硅化物层状区每个都包含具有其化学计量组成的硅化物晶相。
(3) 根据项(1)或(2)半导体器件，其中该金属Ml是Ni。
(4) 根据项(3)的半导体器件，其中第二硅化物层状区包含单 硅化镍(NiSi)相。
12(5) 根据项(4)的半导体器件，其中第一硅化物层状区包含NiSi2相。
(6) 根据项(4)的半导体器件，其中第一硅化物层状区包含Ni3Si相。
(7) 根据项(5)的半导体器件，其中上述栅电极组成N型MOS 晶体管的栅电极。
(8) 根据项(6)的半导体器件，其中上述栅电极构成P型MOS 晶体管的栅电极。
(9) 根据项(1)至(9)任一项的半导体器件，其中在源/漏区 上形成由具有与第二硅化物层状区相同组成的硅化物制成的硅化物 层。
(10) 根据项(1)的半导体器件，其中半导体器件包括 N型MOS晶体管，其包括含有第一硅化物层状区和第二硅化物层
状区的栅电极作为所述栅电极，其中所述第一硅化物层状区包含NiSi2 相，所述第二硅化物层状区包含单硅化镍(NiSi)相且形成在第一硅化 物层状区上；以及
P型MOS晶体管，其包括含有第一硅化物层状区和第二硅化物层 状区的栅电极作为所述栅电极，其中所述第一硅化物层状区包含Ni3Si 相，所述第二硅化物层状区包含单硅化镍(NiSi)相且形成在第一硅化 物层状区上。
(11) 根据项(10)的半导体器件，其中在N型MOS晶体管和P型 MOS晶体管中的源/漏区上形成单硅化镍(NiSi)层。(12) 根据项(1)至(11)任一项的半导体器件，其中栅极绝缘 膜包括由金属氧化物、金属硅酸盐、含氮的金属氧化物或含氮的金属 硅酸盐形成的高介电常数绝缘膜。
(13) 根据项(12)的半导体器件，其中该高介电常数绝缘膜包
含H域Zr。
(14) 根据项(12)的半导体器件，其中高介电常数绝缘膜包含 HfSiON。
(15) 根据项(12)至(14)中任一项的半导体器件，其中该高 介电常数绝缘膜与栅电极接触。
(16) 根据项(12)至(15)中任一项的半导体器件，其中该栅 绝缘膜包括氧化硅膜或氧氮化硅膜的区域、和在该区域上的高介电常 数绝缘膜的区域。
(17) —种制造如项(1)所述的半导体器件的方法，包括 在硅衬底上方形成用于栅绝缘膜的绝缘膜； 通过在绝缘膜上方形成多晶硅膜并对该膜加工形成栅极图案； 形成源/漏区；
在硅衬底上方形成层间绝缘膜以覆盖栅极图案； 暴露出栅极图案的上面；
在硅衬底上方形成金属M1的膜以覆盖栅极图案的上面； 通过进行第一热处理以全部硅化厚度方向上的栅极图案，形成用 于第一硅化层状区的金属M1的硅化物S1; 移除金属M1的未硅化部分；
形成金属M1的膜以覆盖硅化的栅极图案的上面；和 通过进行第二热处理以使金属M1扩散到栅极图案的上部中，形成 由硅化物S2组成的第二硅化物层状区，该硅化物S2比第一硅化物层状区的硅化物S1包含更多的金属M1。
(18) —种制造如项(1)所述的半导体器件的方法，包括 在硅衬底上方形成用于栅绝缘膜的绝缘膜；
通过在绝缘膜上方形成多晶硅膜并对该膜加工形成栅极图案； 形成源/漏区；
在硅衬底上方形成层间绝缘膜以覆盖栅极图案； 暴露出栅极图案的上面；
在硅衬底上方形成金属M1的膜以覆盖栅极图案的上面； 通过进行第一热处理以在厚度方向上全部硅化栅极图案，形成用 于第一硅化层状区的金属M1的硅化物S1; 移除金属M1的未硅化部分；
形成硅(Si)的膜以覆盖硅化栅极图案的上面；和 通过进行第二热处理以使金属M1从硅化物S1扩散到硅膜中，形成
由硅化物S2组成的第二硅化物层状区，该硅化物S2比第一硅化物层状 区的硅化物S1包含更少的金属M1。
(19) 一种制造如项(1)所述的半导体器件的方法，包括 在硅衬底上方形成用于栅绝缘膜的绝缘膜；
通过在绝缘膜上方形成多晶硅膜并对该膜加工形成栅极图案； 形成源/漏区；
在硅衬底上方形成层间绝缘膜以覆盖栅极图案； 暴露出栅极图案的上面；
在硅衬底上方形成金属M1的膜以覆盖栅极图案的上面； 通过进行第一热处理以在厚度方向上全部硅化栅极图案，形成用 于第一硅化层状区的金属M1的硅化物S1; 移除金属M1的未硅化部分； 通过移除层间绝缘膜暴露出源/漏区；
形成金属Ml的膜以覆盖栅极图案露出的上面和露出的源/漏区；和 通过进行第二热处理以使金属M1扩散到栅极图案的上部中，形成由比第一硅化物层状区的硅化物S1包含更多的金属M1的硅化物S2组 成的第二硅化物层状区，并且同时在源/漏区上方形成电阻率比硅化物
Sl低的硅化物层。
(20) 根据项(19)所述的半导体器件制造方法，其中在比第二 热处理的温度高的温度下进行第一热处理。
(21) 根据项(17)至(20)中任一项所述的半导体器件制造方 法，其中使用Ni作为金属Ml。
(22) 根据项(17)所述的半导体器件制造方法，其中 使用Ni作为金属Ml;
通过第一热处理形成用于栅电极的第一硅化物层状区的、包含二 硅化镍(NiSi2)相的硅化物S1;禾口
通过第二热处理形成用于栅电极的第二硅化物层状区的、包含单 硅化镍(NiSi)相的硅化物S2。
(23) 根据项(18)所述的半导体器件制造方法，其中 使用Ni作为金属Ml;
通过第一热处理形成用于栅电极的第一硅化物层状区的、包含
NisSi相的硅化物Sl;和
通过第二热处理形成用于栅电极的第二硅化物层状区的、包含单
硅化镍(NiSi)相的硅化物S2。
(24) 根据项(19)所述的半导体器件制造方法，其中 使用Ni作为金属Ml;
通过第一热处理形成用于栅电极的第一硅化物层状区的、包含二 硅化镍(NiSi2)相的硅化物S1;和
通过第二热处理形成用于栅电极的第二硅化物层状区的、包含单
硅化镍(NiSi)相的硅化物S2，并且同时，在源/漏区上方形成包含单硅化镍(NiSi)相的硅化物层。
(25) —种制造如项(10)所述的半导体器件的方法，包括 在硅衬底上方形成用于栅绝缘膜的绝缘膜；
通过在绝缘膜上方形成多晶硅膜并对该膜加工，形成栅极图案； 形成源/漏区；
在硅衬底上方形成层间绝缘膜以覆盖栅极图案； 暴露出栅极图案的上面；
形成第一掩模以覆盖P型MOSFET区中的栅极图案的上面； 形成Ni膜以覆盖N型MOSFET区中的栅极图案的露出的上面； 通过进行第一热处理以全部硅化N型MOSFET区中的栅极图案，以 形成用于N型M0SFET的第一硅化物层状区的NiSi2相， 移除Ni的未硅化部分和第一掩模；
形成第二掩模以覆盖N型MOSFET区中的栅极图案的上面； 形成Ni膜以覆盖P型MOSFET区中的栅极图案的露出的上面； 通过进行第二热处理以全部硅化P型MOSFET区中的栅极图案，以 形成用于P型MOSFET的第一硅化物层状区的Ni3Si相， 移除Ni的未硅化部分和第二掩模； 通过移除该层间绝缘膜暴露出源/漏区； 形成Ni膜以覆盖栅极图案的露出的上面和露出的源/漏区； 通过进行第三热处理以使Ni扩散到N型MOSFET区中的栅极图案 的上部中，以形成包括NiSi相的第二硅化物层状区，并且同时，在N型 MOSFET区中的和P型MOSFET区中的源/漏区上方形成包括NiSi相的
硅化物层；
移除Ni的未硅化部分； 全部地形成硅膜；和
通过进行第四热处理以使Ni从Ni3Si相扩散到P型MOSFET区中的 硅膜中，以形成包括NiSi相的第二硅化物层状区。
(26) 根据项(25)所述的半导体器件制造方法，进一步包括在移除Ni的未硅化部分和第一掩模之后，薄化P型MOSFET区中的栅极 图案的厚度，之后形成Ni膜以覆盖P型MOSFET区的栅极图案的露出的上面。
根据本发明，可以提供性能和稳定性优良的半导体器件及其制造 方法。具体地，能够提供一种半导体器件，其中，在不降低稳定性的 情况下能够将其控制至希望的阈值，并且栅电极的电阻率可以保持很 低，从而使得能够在具有降低的功耗的同时以高速和高性能工作。
由于根据本发明的元件结构在栅电极的上部具有低电阻硅化物层 状区，所以该栅电极的布线电阻可以保持很低。此外，由于该栅电极 的下层部分和低电阻上层部分由相同金属的硅化物形成，所以其制造 工艺可以简化，并且电极的布线电阻可以保持足够低。另外，通过使 栅电极的下层部分和上层部分的硅化物组成与它们的化学计量组成一 致，可以增强根据元件制造工艺的稳定性，并从而能够抑制元件性能 中的波动。
根据发明的制造方法，由于在源/漏区中形成硅化物层之前允许全
硅化栅电极以降低接触电阻，所以可以设定用于该硅化的热处理温度，
不用考虑源/漏区的硅化物层的热电阻。因此，可以实现通过高温热处
理的全硅化处理，同时防止了延伸扩散区和源/漏区中杂质的扩散，并
由此可以获得由希望的硅化物制成的栅电极。根据本发明的制造方法, 由于其允许同时形成用于源/漏区的和栅电极的上部中的低电阻硅化物
层状区接触使用的硅化物层，所以可以减少工艺步骤的数目，相应降 低了制造成本。


图l示出了根据本发明的半导体器件的截面图； 图2示出了根据本发明的半导体器件的截面图； 图3示出了根据本发明的半导体器件制造方法的工艺截面图；图4示出了根据本发明的半导体器件制造方法的工艺截面图5示出了根据本发明的半导体器件制造方法的工艺截面图6示出了根据本发明的半导体器件制造方法的工艺截面图7示出了根据本发明的半导体器件制造方法的工艺截面图8示出了根据本发明的半导体器件制造方法的工艺截面图9示出了根据本发明的半导体器件制造方法的工艺截面图10示出了根据本发明的半导体器件制造方法的工艺截面图ll示出了根据本发明的半导体器件制造方法的工艺截面图12示出了HfSiON上Ni硅化物电极的组成和有效功函数之间的
关系；
图13示出了Ni硅化物晶相的X射线衍射测量结果；
图14 (a)和(c)示出了关于Ni硅化物通过仿真后的RBS测量结 果，图14 (b)和(d)示出了关于Ni硅化物通过仿真后的组成析结果； 和
图15 (a)和(b)示出了在深度方向上根据本发明的半导体器件 的栅电极截面中的组成分布。
具体实施例方式
下面将参考各图说明示范性实施例。
图l示出了根据示范性实施例的半导体器件的截面图。如图1所示， 栅绝缘膜3 (具有Si02膜3a和HfSiON膜3b)形成在硅衬底l的沟道区上 方，其上方形成了栅电极8。该栅电极具有包括与栅绝缘膜接触的栅电 极下部8a和形成在其上面的栅电极上部8b(低电阻硅化物层)的两层结 构。栅电极下部8a是由通过在由多晶硅组成的栅图案上方沉积金属和通 过热处理来全硅化该多晶硅而获得的硅化物S1形成的。栅电极上部8b 是由与组成栅电极下部8a的硅化物的同一金属的硅化物S2形成的。该 硅化物S2的电阻率比组成栅电极下部8a的硅化物Sl的电阻率低。
在具有这种栅极结构的晶体管中，对于栅绝缘膜3希望使用高介电常数的材料。在本发明中，通过使用与控制相位全硅化技术结合的栅 极结构，可以获得最好的效果。原因是，如之后将要说明的，控制相 位全硅化技术可以通过使用高介电常数材料用于栅绝缘膜3实现宽可 控范围的有效功函数。
利用高介电常数材料的可利用的栅绝缘膜包括高介电常数绝缘 膜、包括氧化硅膜或氧氮化硅的层状膜和叠置在它们中的一个或另一 个上方的高介电常数绝缘膜。高介电常数绝缘膜由比介电常数大于二 氧化硅(Si02)的比介电常数的材料组成，且这种材料包括金属氧化物、 金属硅酸盐、引入氮的金属氧化物和引入氮的金属硅酸盐。更优选其 中引入氮的材料，因为氮用于抑制结晶和增强可靠性。从膜的热阻和 抑制膜中的固定电荷的角度来看，包含在高介电常数材料中的优选金
属元素是铪(Hf)或锆(Zr)，尤其优选Hf。这种高介电常数材料包 括含有Hf或Zr和Si的金属氧化物并且优选还包含氮化物的这种金属氧 化物，其更优选HfSiO和HfSiON，尤其是HfSiON。
对于在HfSiON膜中的Hf和Si之间的平均浓度比(原子数的比) (Hf/Hf+Si)优选不小于0.3但不大于0.7。如果该比率不小于0.3，则可 以有效地抑制在器件操作期间在栅绝缘膜中流动的漏电流，会导致充 分降低功耗。另一方面，如果该比率不大于0.7，则可以确保HfSiON膜 的热阻，且可以抑制在器件制备工艺期间出现在HfSiON膜中的结晶和 缺陷，由此保护了HfSiON膜的可靠性或性能不被恶化。
对于高介电常数绝缘膜优选设置得与栅电极接触。栅电极和与其 接触的高介电常数绝缘膜的组合能够使晶体管的阈值电压控制在宽范 围内。在该结构中，为了减少硅衬底和栅绝缘膜之间的界面态并由此 降低高介电常数绝缘膜中的固定电荷的影响，可在高介电常数绝缘膜 和硅衬底之间的界面上提供氧化硅膜或氧氮化硅膜。
根据本发明，栅电极下部8a和栅电极上部8b是由组成比彼此不同的同一金属的硅化物形成的。这能够使栅电极上部硅化物层8b的电阻 率设置为最小。另一方面，在组成栅电极下部的硅化物的金属不同于 组成栅电极上部的硅化物的金属的地方，难以完全防止在由于不同硅 化物彼此相接的界面上的金属硅化物的相互扩散等引起的反应。为此， 形成包含组成栅电极下部的金属的三元硅化物层作为栅电极上部的硅 化物层。这种三元硅化物不能像单相硅化物一样充分地减小电阻率。 因而，在元件工作时在栅电极中会出现延迟，对于该元件使得难以实 现足够的元件特性。
在实施本发明时，希望的是，栅电极下部8a和栅电极上部8b中的
每个都具有晶相，以及每个硅化物的组成具有匹配晶相(化学计量组 成)的值。通过使组成栅电极的硅化物的组成与化学计量组成一致， 能够实现硅化物层的热和电性稳定，最终实现抑制的元件性能的波动。
为了实现这种结构，希望通过在多晶硅上沉积金属并对其进行热
处理以使多晶硅完全硅化的全硅化技术形成栅电极下部8a。由于通过利 用全硅化技术以自对准的方式形成硅化物的晶相，所以栅电极下部8a 的硅化组成可以与它的化学计量组成一致。其间，有形成硅化物电极 的另一方法，其如专利文献l (日本专利申请特开No.8-130216)中所述 的那样使用CVD。然而，由于CVD需要通过调节工艺气体和工艺温度 的流速比控制硅化物的组成，所以难以以自对准的方式控制该组成， 因此相比通过全硅化技术更不太容易使栅电极的组成与它的化学计量 组成一致。此外，在形成栅电极之后暴露的硅化物的热处理的许多限 制易于引起硅化物的相位分离，可能会导致元件性能的波动增加。
在栅电极的全硅化时使用的希望金属是这样一种金属，其在该温 度下允许完全硅化的金属，而不允许源/漏区中的杂质再扩散。更具体 地，希望是在70(TC或以下可以硅化的金属。而且希望使用可以被硅化 以形成在这种温度范围内具有高金属浓度与高Si浓度的组成的多种类 型晶相的金属。由于形成的多种类型晶相，所以在硅化物自身的功函数随着其组成变化时，通过利用硅化物电极的组成变化来控制有效功 函数。
从控制有效功函数的这个角度考虑，优选使用前面提到的高介电
常数材料作为栅绝缘膜。通过使用高Si浓度的硅化物材料作为N型 MOSFET的栅极，和使用高金属性浓度硅化物材料作为P型MOSFET的 栅极，作为该高介电常数绝缘膜上的栅电极，在硅化物组成轻微变化 的情况下，与匹配硅化物组成的硅化物自身的功函数相比，能够更大 程度地获得大幅变化的有效功函数。这种现象涉及当在高介电常数栅 绝缘膜上形成该多晶硅电极时而出现的电极的费米能级钉扎。例如， 当在HfSiON的高介电常数绝缘膜上形成高Si浓度的硅化物电极时，在 硅化之前，出现在多晶硅/HfSiON界面上的费米能级钉扎的影响将一直 存在。为此，硅化物电极的功函数达到接近4.1至4.3eV的级别，这是 HfSiON上多晶硅电极的费米能级钉扎位置。另一方面，当硅化物电极 中的金属性浓度增加时，费米能级钉扎减弱，实质上将渐渐反映硅化 物的固有功函数的级别。由此，通过在高介电常数绝缘膜上形成不同 晶相的硅化物电极，除了与其组成相匹配的硅化物自身的功函数的变 化之外，增加了减轻费米能级钉扎的效果，并且同使用Si02栅绝缘膜时 相比，可以实现对有效功函数更宽的控制范围。
Ni适合作为满足这些条件的要被硅化的金属。使用Ni能够使多晶 硅通过不大于65(TC的退火而全硅化，并且仅仅通过改变Ni的供给量就 可以形成不同阶梯式组成的晶相。
对于组成栅电极上部8b的低电阻Ni硅化物，希望具有一硅化镍 (NiSi)相作为其主要组成。 一硅化镍是所有含Ni的硅化物材料中电阻 率最低的硅化物中的一个，并且通过在栅极上部形成NiSi层能够最小化 栅电极的接触电阻。
希望在没有影响由栅极下部8a的硅化物确定的有效功函数的值的范围内，相对于栅极下部8a的厚度TSl，在栅极上部8b中将NiSi层的厚 度TS2形成足够大。原因是具有两层结构的栅电极8的布线电阻与栅电 极上部8b的低电阻硅化物层的厚度成比例降低。在CMOS器件中，N型 MOSFET和P型MOSFET的栅电极下部8a的硅化物相位彼此不同，因此 希望将每个FET的TSl和TS2之间的比率设定为等于N型MOSFET的和P 型MOSFET的栅电极布线电阻。
对于上述原因，在图2示出的结构中，对于栅电极下部8a的Ni硅化 物的组成，在这里是指至少与例如HfSiON膜的高介电常数绝缘膜接触 的一侧上的组成，由NtSi卜x (0<X<1)表示，在P型MOSFET的栅电极 下部的Ni硅化物13中其优选为0.6《x〈1，更优选为0.6〈xO.8，更优选 为0.7〈xO.8，在N型MOSFET的栅电极下部的Ni硅化物12中且优选为 0<x《0.5，更优选为0.25<乂<0.45，再更优选为0.25〈x〈0.35。而Ni硅化 物的晶相主要分为NiSi2、 NiSi、 Ni3Si2、 Ni2Si、 Ni31SUnNi3Si，栅电 极的平均组成可能偏离其化学计量组成，因为根据热滞后现象这些相 的混合物可能分布到该栅电极中。即使在这种情况下，优选电极保持 在上述组成的范围内。为了最小化元件特性的波动，在可能的情况下， 希望与栅绝缘膜接触的栅电极的一部分由单晶相组成，以及使一定组 成反映它。由此，希望P型MOSFET的栅电极下部13的硅化物包含Ni3Si 相作为其主要组成，并且希望N型MOSFET的栅电极下部12的硅化物包 含NiSi2相作为其主要组成。
对于以低功耗工作的CMOS器件，用这种器件结构可以实现最佳 阈值Vth (0.3至0.5V)，并且通过在栅电极上部形成低电阻硅化物层的 NiSi层能够进一步使栅电极的接触电阻减小。
在本说明书的上下文中术语"高介电常数(高K)膜"用来区分通 常被用作栅绝缘膜的氧化硅(Si02)绝缘膜，并且指的是该膜具有比二 氧化硅更高的介电常数，但是没有限定其特定数值。而且在本说明书中，栅电极的"有效功函数"或"有效的功函数" 通常是通过CV测量从平带算出的，并且除了栅电极的固有功函数之外， 还受绝缘膜中的固定电荷、界面上的偶极子和费米能级钉扎等因素的 影响。这有别于构成栅电极材料的固有"功函数"。
而且在该说明书中，"MOS"(金属氧化物半导体)意思是指导 体、绝缘体和半导体的叠置结构，但不限于该导体是单一金属以及绝 缘体是二氧化硅的结构。
下面将参考各图说明本发明的具体实施方式
。 [示范性实施例l]
该示范性实施例是NiSi2相形成在栅电极下部而NiSi相形成在上部 的实例。图3 (a)至(e)和图4 (f)至(1)示出了与该示范性实施例 有关的MOSFET制造工艺的截面图。
首先，如图3 (a)所示，通过利用STI (浅沟槽隔离)技术在硅衬 底1的表面区域中形成了元件隔离区2。然后，在元件隔离硅衬底的表 面上方形成栅绝缘膜3 (3a和3b)。该栅绝缘膜具有包括氧化硅膜3a和 高介电常数绝缘膜3b的结构。该示范性实施例使用HfSi02和Si02组成的 栅绝缘膜，其中栅绝缘膜中的Hf浓度在深度方向上改变，Hf浓度在栅 电极和栅绝缘膜之间的界面的附近最高，HfSiON膜中的平均H傲度比 Hf/ (Hf+Si)为0.5，以及硅衬底和栅绝缘膜之间的界面附近具有热生 长的氧化硅膜的组成。为了获得这种栅绝缘膜，在首先形成1.9nm的热 生长的氧化硅膜3a之后，通过长抛溅射法沉积0.5nmHf，然后通过先在 氧中以50(TC热处理1分钟以及然后在氮中以80(TC热处理30秒钟的两 阶段热处理，使Hf固相扩散到基底氧化硅膜中，从而形成HfSiO膜。之 后通过在NH3气氛下以90(TC氮化退火10分钟以获得HfSiON膜3b。
接下来，在栅绝缘膜上方形成60nm厚的多晶硅膜10之后，通过利用光刻和RIE (反应离子蚀刻)技术将该多晶硅膜10加工成具有栅电极 尺度的图案，如图3 (b)所示。然后，通过利用多晶硅膜10作为掩模 进行离子注入，以自对准的方式形成延伸的扩散区4。
接下来，如图3 (c)所示，通过顺序地沉积氮化硅膜和氧化硅膜 以及回蚀形成栅侧壁7。在该状态下，再次进行离子注入，并且经由活 化退火形成源/漏区5。
然后，如图3 (d)所示，通过CVD (化学气相沉积)形成由氧化 硅膜组成的层间绝缘膜ll。如图3 (e)所示，通过CMP (化学机械抛 光)，平面化层间绝缘膜ll，并且通过用HF溶液处理来回蚀层间绝缘 膜ll的表面的附近，以暴露出多晶硅膜ll的上部表面。
接下来，如图4 (f)所示，沉积了用于硅化该多晶硅膜10的第一 金属膜16。然而对于金属膜，可以选择能够形成具有多晶硅膜10的硅 化物的金属，例如Ni、 Pt、 Hf、 V、 Ti、 Ta、 W、 Co、 Cr、 Zr、 Mo、 Nb或这些金属中的一种或另一种的合金，希望选择在以下温度下允许 完全硅化的金属，所述温度是指在延伸的扩散区4和源/漏区5中不引起 杂质的再扩散的温度。更具体地，希望是允许在70(TC或以下硅化的金 属，且希望使用可以在这种温度范围内被硅化以形成具有高金属浓度 与高Si浓度的组成的多种类型晶相的金属。在该示范性实施例中，对于 用于全硅化的第一金属膜16使用Ni膜。
在第一金属膜(Ni膜)的形成步骤的Ni膜厚度T设置为在多晶硅 膜10和Ni足够反应以实现硅化时，使得用于栅极的硅化物的平均组成 为NixSi^ (0.25<x<0.35)。优选设置这样的膜厚度，以使得与栅绝 缘膜接触的部分中的Ni硅化物膜经过硅化反应后，以包含NiSi2相作为 主要组成。在该示范性实施例中，通过DC磁控管溅射在室温下形成 20nm的Ni膜。在该示范性实施例中，由Ni硅化物形成的电极具有大于 HfSiON的4.4至4.5eV的有效功函数，其中Ni硅化物包含NiSi2相作为其主要组成。由于低功耗N型MOSFET中的有效功函数的最佳水平为4.4 至4.5eV，所以NiSi2电极适合于用作低功耗N型MOSFET的栅电极。
接下来，进行热处理以对栅绝缘膜上方的多晶硅膜10和Ni膜16进 行硅化(图4 (g))。不仅需要在非氧化的气氛下进行该热处理以防 止Ni膜的氧化，而且对于栅绝缘膜上方要全部被硅化的多晶硅膜10还 需要实现足够的扩散速率，以及将该温度保持在延伸的扩散区4和源/ 漏区5中的杂质不会再扩散的这样的水平下。顺便提及，由于接触电阻 减小的硅化物层(S/D硅化物层)在该工艺阶段通过根据本发明的制造 方法仍未形成在源/漏区上方，所以可以确定热处理的温度而不受S/D 硅化物层的热阻的限制。在该示范性实施例中，在可以获得NiSi2相的 氮气气氛下在65(TC进行该处理1分钟。如图4 (g)所示，从在该示范 性实施例中的用于全硅化的条件下形成的、栅极使用的硅化物层14来 看，在图13 (a)中所示的X射线衍射(XRD)测量中清楚地观察到了 源于NiSi2相的峰。此外，由卢瑟福反向散射(RSB)测量(图14 (a): RBS测量的结果；图14 (b):通过仿真的组成分析的结果)的结果确 认了在栅电极和栅绝缘膜之间的界面上的Ni和Si组成比为l: 2 。
接下来，通过利用硫酸和过氧化氢的水溶液湿法蚀刻以移除通过 热处理未硅化的Ni膜16的剩余部分(图4 (h))。顺便提及，在以上 描述的任一部分工艺中，未曾经观察到硅化物电极的剥离。
然后，如图4 (i)所示，通过干法蚀刻全部移除层间绝缘膜ll以 暴露出NiSi2层14和源/漏区5的上表面。由于通过活化退火使组成栅极 侧壁的氧化硅膜稳固地玻璃化，所以确保了对层间绝缘膜的蚀刻选择 比。
接下来，如图4 (j)所示，通过溅射以整体沉积20nm厚的第二金 属膜17。使用Ni膜作为第二金属膜17。通过在随后的热处理步骤使具 有该Ni膜的源/漏区硅化以形成低阻NiSi层(一硅化镍层)，可以使源/漏区的接触电阻保持为最小。而且在该示范性实施例中，通过在栅极 使用的NiSi层14的上部上方沉积Ni并对其进行热处理，还可以在栅电极 上部形成低阻NiSi层(一硅化镍层)。
然后，进行热处理，以及用栅极侧壁膜7和元件隔离区2作为掩模， 在用于栅极使用的NiSi2层14和源/漏区5的上部形成了约30nm厚的NiSi 层(一硅化镍层)8b和6 (图4 (k))。
最后，通过利用硫酸和过氧化氢的水溶液湿法蚀刻，以移除通过 热处理未硅化的Ni膜17的剩余部分(图4 (1))。
通过进行上述工艺，可以获得在NiSi2层14上方具有低阻NiSi层8b 的栅极叠置结构，如图4 (I)所示。通过获得这样的元件结构，可以使 栅电极布线部分的接触电阻保持较低。
图15 (a)示出了在NiSi2层14上方具有NiSi层8b的栅电极的组成分 布。如图15 (a)所示，由于通过利用形成的Ni硅化物晶相以自对准的 方式确定栅电极的下部14和上部8b的组成，所以可以在每个Ni硅化物 层中获得均一的组成。此外，栅电极的上部8b和下部14之间的界面的 组成变化陡峭。栅电极的有效功函数是通过栅电极下部14的组成确定 的。而且，整个栅电极的布线电阻可以通过改变栅电极上部的厚度TS2 来调节。
通过根据本发明的制造方法，可以在用于活化源/漏区的高温退火 之后形成硅化物栅电极。为此，可以抑制由于由高温退火引起的金属 扩散等进入栅绝缘膜中而造成的元件的可靠性退化。而且，当通过利 用根据本发明的制造方法中的全硅化工艺形成硅化物栅电极时，可以 通过形成晶相以自对准的方式形成具有化学计量组成的栅电极。结果， 硅化物电极组成可以实现高的均一性，且化学计量组成还确保在硅化 物栅电极形成之后的工艺稳定性。为此，可以抑制晶体管的阈值Vth的波动，因此可以抑制元件性能的波动。此外，由于在根据本发明的制 造方法中，在源/漏区中用于接触使用的硅化物层的形成之前，全硅化 用于栅极使用的多晶硅，所以用于硅化的热处理的温度不受源/漏区中 的硅化物层的热阻限制。因此，在延伸的扩散区4和源/漏区5中的杂质 不发生再扩散的范围内，可以进行通过高温热处理的全硅化。另外， 由于在根据本发明的制造方法中一起形成用于在源/漏区中的接用于触
的Ni硅化物层和NiSi2电极上方的低阻Ni硅化物层，所以可以减少工艺
步骤数，也相应地减少了制造成本。
这是在栅电极下部形成Ni3Si相和在上部形成NiSi相的实例。图5 (a)至(f)和图6 (g)至(1)示出了关于该示范性实施例的MOSFET 制造工艺的截面图。
首先，如图5 (a)所示，通过进行与以上参考图3 (a)至(e)描 述的示范性实施例l类似的工艺，来暴露出用于栅极使用的多晶硅膜IO 的上部表面。
然后，通过干法蚀刻使多晶硅膜10的高度减小至层间绝缘膜11的 一半或或更小(图5 (b))。这是因为通过全硅化技术形成Ni3Si层使 得由于硅化而引起体积膨胀，这使得Ni3Si层的高度是硅化之前的多晶 硅膜10的双倍或甚至更高。如果多晶硅膜10的高度设置为约等于层间 绝缘膜ll，则在全硅化之后的Ni3Si电极将会从层间绝缘膜突出。在栅 极长度为50nm或其以下的微晶体管中，从层间绝缘膜11突出的NisSi可 能会被破碎成颗粒而减少了晶体管制造的产量。为此，通过干法蚀刻 减小多晶硅膜10的高度以使Ni3Si电极的最后高度和层间绝缘膜ll的高 度均等。在该示范性实施例中，多晶硅膜10的高度縮减为30nm。
接下来，如图5 (c)所示，沉积用于硅化多晶硅膜10的第一金属 膜16。然而对于金属膜可以选择能够形成具有多晶硅膜10的硅化物的金属，例如Ni、 Pt、 Hf、 V、 Ti、 Ta、 W、 Co、 Cr、 Zr、 Mo、 Nb或这 些金属中的一种或另一种的合金，由于上述的原因，使用Ni膜作为在 该示范性实施例中用于全硅化的第一金属膜16。在第一金属膜(Ni膜)的形成步骤的Ni膜厚度T设置为在多晶硅 膜10和Ni足够反应以实现硅化时，使得用于栅电极使用的硅化物的平 均组成为NixSi^ (0.7<x<0.8)。优选设置这样的膜厚度，以使得与 栅绝缘膜接触的部分中的Ni硅化物膜经过硅化反应后，以包含NiSi2相 作为主要组成。在该示范性实施例中，通过DC磁控管溅射在室温下形 成50nm的Ni膜。在该示范性实施例中，由Ni硅化物形成的电极具有4.4 至4.8eV的有效功函数，其中在HfSiON上，Ni硅化物含有Ni3Si相作为其 主要组成。由于在低功耗P型MOSFET中有效功函数的最佳水平为4.7 至4.8eV，所以Ni3Si电极适合于用作低功耗P型MOSFET的栅电极。接下来，进行热处理，以在栅绝缘膜上的多晶硅膜10和Ni膜16之 间产生硅化物反应(图5 (d))。不仅需要在非氧化的气氛下进行该 热处理以防止Ni膜的氧化，而且对于栅绝缘膜上将要被全部硅化的多 晶硅膜10还需要实现足够的扩散速率，以及将该温度保持在延伸的扩 散区4和源/漏区5中的杂质不出现再扩散的这样的水平下。在该示范性 实施例中，在可以获得Ni3Si相的氮气气氛下以40(TC进行该处理5分钟。 如图5 (d)所示，在该示范性实施例中，从在用于全硅化的条件下形 成的栅极使用的硅化物层15来看，在图13 (c)中所示的X射线衍射 (XRD)测量中清楚地观察到了源于Ni3Si相的峰。此外，由卢瑟福反 向散射(RSB)测量(图14 (c) : RBS测量的结果；图14 (d):通过 仿真的组成分析的结果)的结果确认了在栅电极和栅绝缘膜之间的界 面上的Ni和Si组成比为3: 1。接下来，通过利用硫酸和过氧化氢的水溶液湿法蚀刻，以移除通 过热处理未硅化的Ni膜16的剩余部分(图5 (e))。顺便提及，在以上 描述的任一部分工艺中，未观察到硅化物电极的剥离。然后，如图5 (f)所示，通过干法蚀刻全部移除层间绝缘膜ll， 以暴露出Ni3Si层15和源/漏区5的上表面。接下来，如图6 (g)所示，通过溅射，整体沉积20nm厚的第二金 属膜17。使用Ni膜作为第二金属膜17。通过使具有该Ni膜的源/漏区硅 化形成低阻NiSi层，可以使源/漏区的接触电阻保持为最小。此外，即 使在用于栅极使用的Ni、i层15的上部中沉积Ni并被退火，也不会形成 更高Ni浓度的晶相，因此Ni不会扩散入Ni3Si层中。然后，进行热处理，以及用栅极侧壁膜7、元件隔离区2和用于栅 极使用的Ni3Si层15作为掩模，在源/漏区5中形成约30nm厚的一硅化镍 层(NiSi层)6 (图6 (h))。然后，如图6 (i)所示，通过利用硫酸和过氧化氢的水溶液湿法 蚀刻，移除通过热处理未硅化的Ni膜17的剩余部分(图6 (i))。接下来，如图6 (j)所示，通过溅射，整体沉积10nm厚的硅膜18。之后，通过进行热处理使在Ni3Si层15的上部和在其上的硅膜18之 间反应，而在Ni3Si层上部选择性地形成NiSi层(一硅化镍)8b，如图6 (k)所示。需要在Ni3Si层15和硅膜18之间反应的热处理的温度是这样 一种温度，S卩，使得形成在源/漏区上方的NiSi层6不会发生相变以形 成高阻NiSi2;以及，通过Ni从Ni3Si层15扩散到硅膜18中形成Ni硅化物 层8b作为低阻NiSi相(一硅化镍相)。更具体地，优选设置热处理温度 在350和45(TC之间。在该示范性实施例中，在氮气气氛中在40(TC下进 行热处理5分钟。最后，如图6 (1)所示，通过干法蚀刻移除通过热处理未硅化的 硅膜18的剩余部分。通过经受上述工艺，在Ni3Si层15上可以获得图6 (1)所示的具有 低阻NiSi层8b的栅极叠置结构。通过获得这样的元件结构，栅电极布线 部分的接触电阻可以保持较低。
图15 (b)示出了具有在Ni3Si层15上的NiSi层8b的栅电极的组成分 布。如图15 (b)所示，由于通过利用形成的Ni硅化物晶相以自对准的 方式确定栅电极的下部15和上部8b的组成，在每个Ni硅化物层中可以 获得均匀的组成。此外，栅电极的上部8b和下部15之间的界面的组成 变化陡峭。栅电极的有效功函数是通过栅电极下部15的组成确定的。 而且，整个栅电极的布线电阻可以通过改变栅电极上部的厚度TS2来调 节。
这是在N型MOSFET的栅电极中使用NiSi2相和在P型MOSFET的栅 电极中形成Ni3Si相的实例。图7至图11示出了关于该示范性实施例的 MOSFET制造工艺的截面图。
首先，如图7 (a)所示，通过进行与以上参考图3 (a)至(e)描 述的示范性实施例l类似的工艺，来暴露出用于栅极使用的多晶硅膜IO 的上部表面。
接下来，在露出多晶硅膜10的上部表面的晶片上方整体沉积扩散 防止层20。该扩散防止层20意在防止用于形成N型MOSFET的硅化物电 极的第一金属膜19的金属扩散到P型MOSFET区中的多晶硅膜中。对于 该扩散防止层20，需要其能够防止用于硅化的金属19在热处理步骤中 扩散到在用于全硅化栅极使用的多晶硅层10的多晶硅膜中，并且自身 是稳定的。更优选该扩散防止层20能够被选择性地蚀刻至硅化的金属 和层间绝缘膜。在该示范性实施例中，通过在30(TC反应溅射沉积20nm 的TiN。之后，如图7 (b)所示，通过利用光刻和RIE技术仅移除N型MOSFET区中的TiN膜以暴露出多晶硅膜lO。
接下来，如图7 (b)所示，完全形成用于硅化N型MOSFET区中用 于栅极使用的多晶硅膜10的第一金属膜19。然而对于金属膜，可以选 择能够形成具有多晶硅膜10的硅化物的金属，例如Ni、 Pt、 Hf、 V、 Ti、 Ta、 W、 Co、 Cr、 Zr、 Mo、 Nb或这些金属中的一种或另一种的合金， 由于上述的原因，在该示范性实施例中使用Ni膜作为第一金属膜19。
在第一金属膜(Ni膜)的形成步骤的Ni膜厚度T设置为在多晶硅 膜10和Ni足够反应以实现硅化时，使得用于栅极的硅化物的平均组成 为Ni^Lx (0.25<x<0.35)。优选设置这样的膜厚度，以使得与栅绝 缘膜接触的部分中的Ni硅化物膜经过硅化反应后，以包含NiSi2相作为 主要组成。在该示范性实施例中，通过DC磁控管溅射在室温下形成 20nm的Ni膜。在该示范性实施例中，由Ni硅化物形成的电极具有4.4至 4.5eV的有效功函数，其中在HfSiON上，Ni硅化物含有NiSi2相作为其主 要组成。由于在低功耗N型MOSFET中有效功函数的最佳水平为4.4至 4.5eV，所以NiSi2电极适合于用作低功耗N型M0SFET的栅电极。
接下来，进行热处理以在N型MOSFET区中的栅绝缘膜上的多晶硅 膜10和Ni膜19之间产生硅化物反应，如图8 (c)所示。在该示范性实施 例中，在可以获得NiSi2相的氮气气氛中在650'C进行该处理l分钟。
接下来，通过利用硫酸和过氧化氢的水溶液湿法蚀刻，以移除通 过热处理未硅化的Ni膜19的剩余部分和扩散防止层20 (图8 (d))。 顺便提及，在以上描述的任一部分工艺中，未观察到硅化物电极的剥 离。
然后，通过干法蚀刻使P型MOSFET区中的多晶硅膜10的高度减小 至层间绝缘膜ll的一半或或更小(图8 (e))。这是因为通过全硅化技 术形成用于P型M0SFET的Ni3Si层使得由于硅化引起体积膨胀，这使得Ni3Si层的高度是硅化之前的多晶硅膜10的双倍或甚至更高。如果多晶 硅膜10的高度设置为约等于层间绝缘膜11,则在全硅化之后的Ni3Si电
极将会从层间绝缘膜突出。在栅极长度为50nm或其以下的微晶体管中， 从层间绝缘膜ll突出的Ni3Si可能会被破碎成颗粒而减少了晶体管制造 的产量。为此，通过干法蚀刻减小多晶硅膜10的高度以使Ni3Si电极的 最后高度和层间绝缘膜ll的高度均等。在该示范性实施例中，多晶硅 膜10的高度縮减为30nm。
接下来，在包括用于N型M0SFET区中的栅极的硅化物14的露出部 分的晶片上方整体沉积用于形成P型MOSFET栅极的硅化物的第二金 属膜21的扩散防止层22。在该示范性实施例中，由于上述原因，通过 在30(TC反应溅射沉积20nm厚的TiN。然后，如图8 (e)所示，通过利 用光刻和RIE技术仅移除P型MOSFET区中的TiN膜以暴露出多晶硅膜 10。之后，整体形成第二金属膜21，以形成用于P型MOSFET的硅化物 电极。然而对于金属膜，可以选择能够形成具有多晶硅膜10的硅化物 的金属，例如Ni、 Pt、 Hf、 V、 Ti、 Ta、 W、 Co、 Cr、 Zr、 Mo、 Nb或 这些金属中的一种或另一种的合金，由于上述的原因，在该示范性实 施例中使用了Ni。
在第二金属膜21的形成步骤的Ni膜厚度T设置为在多晶硅膜IO 和Ni足够反应以实现硅化时，使得栅极使用的硅化物的平均组成为 NixSiLX (0.7<x<0.8)。优选设置这样的膜厚度，以使得与栅绝缘膜 接触的部分中的Ni硅化物膜经过硅化反应后，以包含Ni3Si相作为主要 组成。在该示范性实施例中，通过DC磁控管溅射在室温下形成50nm的 Ni膜。在该示范性实施例中，由Ni硅化物形成的电极具有4.7至4.8eV的 有效功函数，其中在HfSiON上，Ni硅化物含有Ni3Si相作为其主要组成。 由于在低功耗P型MOSFET中有效功函数的最佳水平为4.7至4.8eV，所 以Ni3Si电极适合于用作低功耗P型M0SFET的栅电极。
接下来，如图9 (f)所示，进行热处理以产生在P型MOSFET区中的栅绝缘膜上的多晶硅膜10和Ni膜21之间的硅化物反应。在该示范性实施例中，在可以获得Ni3Si相的氮气气氛中在400。C进行该处理5分钟。接下来，通过利用硫酸和过氧化氢的水溶液湿法蚀刻，移除通过热处理未硅化的Ni膜21的剩余部分和扩散防止层22 (图9 (g))。顺 便提及，在以上描述的任一部分工艺中，未观察到硅化物电极的剥离。在上述工艺中，形成NiSi2相作为用于N型M0SFET栅极的硅化物 14，以及形成Ni3Si相作为用于P型MOSFET栅极的硅化物15。接下来，如图9 (h)所示，通过干法蚀刻全部移除层间绝缘膜ll， 以暴露出用于栅极使用的Ni硅化物14和15和源/漏区5的上表面。接下来，如图IO (i)所示，通过溅射，整体沉积20nm厚的第三金 属膜23。使用Ni膜作为第三金属膜23。通过硅化具有该Ni膜的源/漏区 形成低阻NiSi层，可以使源/漏的接触电极减小至最小。此外，由于用 于栅极使用的硅化物14为NiSi2，所以通过在NiSi2层的上部中沉积Ni并 使其退火还可以在栅电极的上部形成低阻NiSi层(一硅化镍相)。另一 方面，由于用于P型MOSFET区中的栅极使用的硅化物15为Ni3Si，所以 即使在Ni3Si层15的上部沉积了Ni并被退火，也不会形成更高Ni浓度的 晶相，因此Ni不会扩散到Ni3Si层中。然后，进行热处理，以及用栅极侧壁膜7和元件隔离区2作为掩模， 在NiSi2层14上和源/漏区5上形成了约30nm厚的一硅化镍层(NiSi) 8和 6 (图IO (j))。然后，如图IO (k)所示，通过利用硫酸和过氧化氢的水溶液湿法 蚀刻，移除通过热处理未硅化的Ni膜23的剩余部分。接下来，如图ll (1)所示，通过溅射整体沉积10nm厚的硅膜18。之后，通过退火使在Ni3Si层15的上部和在其上的硅膜18之间反应，
而在Ni3Si层上部选择性地形成了NiSi层(一硅化镍)8b，如图ll (m) 所示。需要在Ni3Si层15和硅膜18之间反应的热处理的温度是这样一种 温度，即，使得形成在源/漏区5上方的NiSi层6和N型MOSFET的NiSi2 层14不发生相变以形成高阻NiSi2;以及，通过Ni从Ni3Si层15扩散到硅 膜18中形成Ni硅化物层8b作为低阻NiSi相(一硅化镍相)。更具体地， 优选设置热处理温度在350至45(TC的范围内。在该示范性实施例中， 在氮气气氛中在40(TC下进行热处理5分钟。
最后，如图ll (n)所示，通过干法蚀刻移除通过热处理未硅化的 硅膜18的剩余部分。
通过经受上述工艺，可以获得如图ll (n)所示的、在NiSi2层14 和Ni3Si层15上方具有低阻NiSi层8b的栅极叠置结构。通过获得这样的
元件结构，栅电极布线部分的接触电阻可以保持较低。而且，利用这 种器件结构可以实现用于低功耗CMOS器件的最佳阈值Vth (0.3至
0.5V)。
虽然至此已描述了本发明的示范性实施例，但本发明不限于这些 示范性实施例，而且可以通过选择合适的材料和结构实施，而不脱离 本发明的真实精神和范围。例如，如果在使得源/漏区中的接触电阻和 扩散区中的杂质分布在全硅化工艺中不至于退化的范围内，硅化物可 以形成相互不同的晶相，以及如果在栅电极的硅化物层上方，可以由 相同金属形成足够低电阻率的硅化物层，则构成两层栅电极的硅化物 金属不限于Ni。
权利要求
1.一种半导体器件，包含硅衬底；硅衬底上的栅绝缘膜；栅绝缘膜上的栅电极；和在栅电极两侧上的衬底中形成的源/漏区，其中该栅电极包括由金属M1的硅化物形成的第一硅化物层状区；以及第一硅化物层状区上的第二硅化物层状区，该第二硅化物层状区由与金属M1相同的金属的硅化物形成，且比第一硅化物层状区的电阻率更低。
2. 根据权利要求l的半导体器件，其中第一硅化物层状区和第二 硅化物层状区中的每个都包含具有其化学计量组成的硅化物晶相。
3. 根据权利要求1或2的半导体器件，其中金属Ml为Ni。
4. 根据权利要求3的半导体器件，其中第二硅化物层状区包含单 硅化镍(NiSi)相。
5. 根据权利要求4的半导体器件，其中第一硅化物层状区包含 NiSi2相。
6. 根据权利要求4的半导体器件，其中第一硅化物层状区包含 Ni3S湘。
7. 根据权利要求5的半导体器件，其中所述栅电极构成N型MOS 晶体管的栅电极。
8. 根据权利要求6的半导体器件，其中所述栅电极构成P型MOS晶体管的栅电极。
9. 根据权利要求1至9中任一项的半导体器件，其中由具有与第二 硅化物层状区相同组成的硅化物制成的硅化物层形成在源/漏区上方。
10. 根据权利要求l的半导体器件，其中该半导体器件包含N型MOS晶体管，其包括包含第一硅化物层状区和第二硅化物层 状区的栅电极作为所述栅电极，其中所述第一硅化物层状区包含NiSi2 相，所述第二硅化物层状区包含单硅化镍(NiSi)相且形成在第一硅化 物层状区上；以及P型MOS晶体管，其包括包含第一硅化物层状区和第二硅化物层 状区的栅电极作为所述栅电极，其中所述第一硅化物层状区包含Ni3Si 相，所述第二硅化物层状区包含单硅化镍(NiSi)相且形成在第一硅化 物层状区上。
11. 根据权利要求10的半导体器件，其中在N型MOS晶体管和P型 MOS晶体管中的源/漏区上方，形成单硅化镍(NiSi)层。
12. 根据权利要求l至ll中任一项的半导体器件，其中栅绝缘膜包 含由金属氧化物、金属硅酸盐、含氮的金属氧化物或含氮的金属硅酸 盐形成的高介电常数绝缘膜。
13. 根据权利要求12的半导体器件，其中高介电常数绝缘膜含有 H域Zr。
14. 根据权利要求12的半导体器件，其中高介电常数绝缘膜含有 HfSiON。
15. 根据权利要求12至14中任一项的半导体器件，其中高介电常数绝缘膜与栅电极接触。
16. 根据权利要求12至15中任一项的半导体器件，其中栅绝缘膜 包含氧化硅膜或氧氮化硅膜的区域、和在该区域上的高介电常数绝缘 膜的区域。
17. —种制造如权利要求l所述的半导体器件的方法，包含 在硅衬底上方形成用于栅绝缘膜的绝缘膜；通过在绝缘膜上方形成多晶硅膜并对该膜加工来形成栅极图案； 形成源/漏区；在硅衬底上方形成层间绝缘膜以便覆盖栅极图案； 暴露出栅极图案的上面；在硅衬底上方形成金属M1的膜以覆盖栅极图案的上面； 通过进行第一热处理以便在厚度方向上全部硅化所述栅极图案， 来形成用于第一硅化物层状区的金属M1的硅化物S1; 移除金属M1的未硅化部分；形成金属M1的膜以便覆盖硅化的栅极图案的上面；以及 通过进行第二热处理以便使金属M1扩散到栅极图案的上部中，来形成由硅化物S2组成的第二硅化物层状区，该硅化物S2比第一硅化物 层状区的硅化物S1含有更多量的金属M1。
18. —种制造如权利要求l所述的半导体器件的方法，包含 在硅衬底上方形成用于栅绝缘膜的绝缘膜；通过在绝缘膜上方形成多晶硅膜并对该膜加工来形成栅极图案； 形成源/漏区；在硅衬底上方形成层间绝缘膜以便覆盖栅极图案； 暴露出栅极图案的上面；在硅衬底上方形成金属M1的膜以便覆盖栅极图案的上面； 通过进行第一热处理以便在厚度方向上全部硅化栅极图案，来形 成用于第一硅化物层状区的金属M1的硅化物S1;移除金属M1的未硅化部分；形成硅(Si)的膜以便覆盖硅化的栅极图案的上面；以及 通过进行第二热处理以便使金属M1从硅化物S1扩散到硅膜中，来 形成由硅化物S2组成的第二硅化物层状区，该硅化物S2比第一硅化物层状区的硅化物S1含有更少量的金属M1。
19. 一种制造如权利要求l所述的半导体器件的方法，包含 在硅衬底上方形成用于栅绝缘膜的绝缘膜；通过在绝缘膜上方形成多晶硅膜并对该膜加工来形成栅极图案； 形成源/漏区；在硅衬底上方形成层间绝缘膜以便覆盖栅极图案； 暴露出栅极图案的上面；在硅衬底上方形成金属M1的膜以便覆盖栅极图案的上面； 通过进行第一热处理以便在厚度方向上全部硅化栅极图案，来形 成用于第一硅化物层状区的金属M1的硅化物S1; 移除金属M1的未硅化部分； 通过移除层间绝缘膜暴露出源/漏区；形成金属M1的膜，以便覆盖栅极图案的露出的上面和露出的源/ 漏区；以及通过进行第二热处理以便使金属M1扩散到栅极图案的上部中，来 形成由比第一硅化物层状区的硅化物S1含有更多量的金属M1的硅化物 S2组成的第二硅化物层状区，并且同时在源/漏区上方形成比硅化物Sl 的电阻率更低的硅化物层。
20. 根据权利要求19的半导体器件制造方法，其中在比第二热处 理的温度更高的温度下进行第一热处理。
21. 根据权利要求17至20中任一项的半导体器件制造方法，其中 使用Ni作为金属Ml。
22.根据权利要求17的半导体器件制造方法，其中 使用Ni作为金属Ml;通过第一热处理形成用于栅电极的第一硅化物层状区的、包含二 硅化镍(NiSi2)相的硅化物S1;以及通过第二热处理形成用于栅电极的第二硅化物层状区、包含单硅化镍(NiSi)相的硅化物S2。
23.根据权利要求18的半导体器件制造方法，其中使用Ni作为金属Ml;通过第一热处理形成用于栅电极的第一硅化物层状区的、包含Ni3Si相的硅化物Sl;以及通过第二热处理形成用于栅电极的第二硅化物层状区的、包含单硅化镍(NiSi)相的硅化物S2。
24.根据权利要求19的半,使用Ni作为金属Ml;通过第一热处理形成用于t硅化镍(NiSi2)相的硅化物S1;通过第二热处理形成用于t硅化镍(NiSi)相的硅化物S2， 化镍(NiSi)相的硅化物层。体器件制造方法，其中^电极的第一硅化物层状区的、包含二 以及i电极的第二硅化物层状区的、包含单 并且同时在源/漏区上方形成包含单硅
25. —种制造如权利要求10的半导体器件的方法，包括 在硅衬底上方形成用于栅绝缘膜的绝缘膜；通过在绝缘膜上方形成多晶硅膜并对该膜加工来形成栅极图案； 形成源/漏区；在硅衬底上方形成层间绝缘膜以便覆盖栅极图案； 暴露出栅极图案的上面；形成第一掩模，以覆盖P型MOSFET区中的栅极图案的上面； 形成Ni膜，以便覆盖N型MOSFET区中的栅极图案的露出的上面;通过进行第一热处理以便全部硅化N型MOSFET区中的栅极图案， 来形成用于N型MOSFET的第一 硅化物层状区的NiSi2相； 移除Ni的未硅化部分和第一掩模；形成第二掩模，以覆盖N型MOSFET区中的栅极图案的上面； 形成Ni膜，以便覆盖P型MOSFET区中的栅极图案的露出的上面； 通过进行第二热处理以便全部硅化P型MOSFET区中的栅极图案， 来形成用于P型MOSFET的第一硅化物层状区的Ni3Si相； 移除Ni的未硅化部分和第二掩模； 通过移除层间绝缘膜来暴露出源/漏区；形成Ni膜，以便覆盖栅极图案的露出的上面和露出的源/漏区；通过进行第三热处理以便使Ni扩散到N型MOSFET区中的栅极图 案的上部中，来形成包含NiSi相的第二硅化物层状区，并且同时在N型 MOSFET区中的和P型MOSFET区中的源/漏区的上方形成包含NiSi相 的硅化物层；移除Ni的未硅化部分；全部地形成硅膜；以及通过进行第四热处理以便使Ni从Ni3Si相扩散到P型MOSFET区中 的硅膜中，来形成包含NiSi相的第二硅化物层状区。
26.根据权利要求25的半导体器件制造方法，进一步包括在移 除Ni的未硅化部分和第一掩模之后，减薄P型MOSFET区中的栅极 图案的厚度，之后形成Ni膜以便覆盖P型MOSFET区的栅极图案的 露出的上面。
全文摘要
公开了一种半导体器件，包括硅衬底，布置在硅衬底上的栅绝缘膜，布置在栅绝缘膜上的栅电极，以及形成在栅电极两侧上的衬底中的源/漏区。该半导体器件的特征在于栅电极具有由金属M1的硅化物构成的第一硅化物层状区、和布置在该第一硅化物层状区上的第二硅化物层状区，该第二硅化物层状区由与金属M1相同金属的硅化物构成且比第一硅化物层状区的电阻率更低。
文档编号H01L21/8238GK101317272SQ200680044439
公开日2008年12月3日 申请日期2006年10月18日 优先权日2005年11月28日
发明者高桥健介 申请人:日本电气株式会社