专利名称：半导体存储装置及其制造方法
技术领域：
本发明涉及具有单元晶体管(cell transistor)的半导体存储装置及其制造方法，特别涉及一种在一个单元中存储多位信息的半导体存储装置及其制造方法。
背景技术：
在现有的半导体存储装置中，作为一个单元存储多位信息的非易失性半导体存储装置，公知有图9和图10所示的非易失性半导体存储装置(现有例1)。现有例1所涉及的非易失性半导体存储装置中，在存储单元中具备分离并列设置于基板101表面的第一扩散区域107a和第二扩散区域107b；隔着绝缘膜102配设于第一扩散区域107a和第二扩散区域107b之间区域的基板101上的选择栅103a；以及第三扩散区域(图9的121)，其沿着与选择栅103a交叉的方向延伸配设于单元区域外的选择栅103a下的基板101表面，还具有在第一扩散区域107a和选择栅103a之间的第一区域以及第二扩散区域107b和选择栅103a之间的第二区域，隔着绝缘膜102配设的浮置栅106a；和隔着绝缘膜108配设于浮置栅106a和选择栅103a之上的控制栅111，第一扩散区域107a、浮置栅106a、控制栅111、选择栅103a构成第一单位单元，第二扩散区域107b、浮置栅106a、控制栅111、选择栅103a构成第二单位单元。通过对选择栅103a施加正电压，在单元区域内的选择栅103a下的基板101表面形成反转层120(参照专利文献1)。
根据现有例1所涉及的非易失性半导体存储装置，通过将选择栅103a下的沟道作为漏极进行读出，可以构成为不通过一方单位单元的非对象存储节点，而进行隔着选择栅103a与非对象存储节点对置独立的另一方单位单元的对象存储节点的读出，由于实际上作为一位单元发挥功能，所以，有利于得到稳定的电路动作。
利用附图，对现有例1所涉及的非易失性半导体存储装置的制造方法进行说明。图11～14是示意地表示了现有例1所涉及的非易失性半导体存储装置的制造方法的工序剖视图。
首先，在基板101上形成元件分离区域(未图示)之后，在基板101的单元区域中形成阱(未图示)，然后，形成第三扩散区域(图9的121)，接着，在基板101上形成绝缘膜102°(例如是硅氧化膜)，在绝缘膜102之上形成选择栅膜103(例如是含有高浓度杂质的多晶硅膜)，在选择栅膜103上形成绝缘膜110(例如是硅氧化膜)，在绝缘膜110上形成绝缘膜104(例如是硅氮化膜)，在绝缘膜104上形成绝缘膜112(例如是硅氧化膜)，在绝缘膜112上形成绝缘膜113(例如是硅氮化膜)(步骤A1，参照图11(A))。接着，在绝缘膜113上形成用于形成选择栅103a的光致抗蚀层(未图示)，通过将该光致抗蚀层作为掩模，选择性地蚀刻绝缘膜113、绝缘膜112、绝缘膜104、绝缘膜110、选择栅膜(图11(A)的103)以及绝缘膜102，形成选择栅103a，然后，除去该光致抗蚀层(步骤A2，参照图11(B))。接着，在基板整个面形成绝缘膜105(例如是基于热氧化的硅氧化膜)(步骤A3，参照图11(C))。
接着，在基板整个面堆积浮置栅膜106(例如是多晶硅膜)(步骤A4，参照图12(D))。接着，通过对浮置栅膜(图12(D)的106)进行蚀刻，在绝缘膜102、选择栅103a、绝缘膜104、绝缘膜112以及绝缘膜113的侧壁形成侧壁状的浮置栅106a(步骤A5，参照图12(E))。然后，通过将绝缘膜105和浮置栅106a作为掩模，对基板101进行离子注入，基于自校准形成第一扩散区域107a、第二扩散区域107b(步骤A6，参照图12(F))。
接着，在基板整个面上堆积绝缘膜109(例如是CVD硅氧化膜)(步骤A7，参照图13(G))。然后，将绝缘膜113作为阻挡层(stopper)，通过CMP法对绝缘膜109进行平坦化处理(除去绝缘膜113上的绝缘膜105)(步骤A8，参照图13(H))。接着，选择性地局部除去绝缘膜109(步骤A9，参照图13(I))。
接着，选择性地除去绝缘膜(图13(I)的113)(步骤A10，参照图14(J))。然后，选择性除去绝缘膜112(也包括绝缘膜105、绝缘膜109的一部分)(步骤A11，参照图14(K))。其中，在除去绝缘膜112时，绝缘膜109以及绝缘膜105的一部分也被除去。接着，在基板整个面上形成绝缘膜108(例如是ONO膜)(步骤A12，参照图14(L))。
之后，在基板整个面上堆积控制栅膜(例如是多晶硅)，形成用于形成字线的光致抗蚀层(未图示)，通过将该光致抗蚀层作为掩模，选择性地除去控制栅膜、绝缘膜108、浮置栅106a，形成带状的控制栅111以及岛状的浮置栅106a，然后，取出该光致抗蚀层(步骤A13，参照图10)。由此，形成了具有存储单元的半导体存储装置。
参照附图，对现有例1所涉及的非易失性半导体存储装置的读出动作进行说明。图15是用于说明现有例1所涉及的半导体存储装置的读出动作(在浮置栅中没有蓄积电子的状态下的读出动作)的示意图。
专利文献1特开2005-51227号公报专利文献2特开2003-168748号公报基于通过本发明实现的内容进行以下的分析。
参照图15，在读出动作中，在电子没有蓄积于浮置栅106a中的状态(擦除状态，阈值电压低、ON单元)下，通过对控制栅111、选择栅103a、第三扩散区域(图9的121)施加正电压，使电子e从第二扩散区域107b穿过浮置栅106a正下方的沟道，并且，穿过形成于选择栅103a下的反转层120，移动到第三扩散区域(图9的121)。另一方面，在电子蓄积于浮置栅106a中的状态(写入状态，阈值电压高、OFF单元)下，即使对控制栅111、选择栅103a、第三扩散区域(图9的121)施加正电压，由于在浮置栅106下没有沟道，所以电子e也不会流动(未图示)。通过电子e是否流动而判断数据(0/1)，从而进行读出。
这里，在步骤A3的形成绝缘膜105的工序(参照图11(C))中，基于通常的热氧化，在基板整个面形成了绝缘膜105，通过选择栅103a(含有高浓度杂质的多晶硅膜)的增速氧化，使得选择栅103a的侧面的绝缘膜105的厚度比基板101表面的绝缘膜105的厚度厚。如果发生了因热氧化而引起的选择栅103a(含有高浓度杂质的多晶硅膜)的增速氧化，则会在选择栅103a下形成鸟嘴部(bird′s beak)105a(参照图16)。在单元的尺寸大的时候(选择栅103a的宽度宽的时候)，即使在选择栅103a下形成有鸟嘴部105a也不会有特别的问题。可是，随着单元尺寸的微细化发展，如果选择栅103a的宽度变窄(例如100nm以下)，则选择栅103a下的左右鸟嘴部105a会连接，导致选择栅103a下的栅绝缘膜的形状变差(变厚)，有可能无法得到所期望的动作特性(参照图16)。因此，在步骤A3的形成绝缘膜105的工序(参照图11(C))中，通过替代热氧化法而采用ISSG(In-situ steam Generation)氧化法，可以抑制选择栅103a的增速氧化，从而能够抑制鸟嘴部105a的形成。另外，ISSG氧化是通过采用灯退火(lamp anneal)在高温下以短时间进行氧化的方法，由于通过添加氢，氢将发挥催化剂的作用，所以，氧化速度快，膜质也好，难以形成鸟嘴部。
在步骤A3的形成绝缘膜105的工序(参照图11(C))中，如果采用ISSG氧化法抑制选择栅103a的增速氧化，则选择栅103a的侧面的绝缘膜105的厚度比采用热氧化法的情况薄，与基板101上的绝缘膜105的厚度大致相等。于是，选择栅103a与浮置栅106a之间的电容大至不可忽视。因此，导致控制栅111和浮置栅106a之间的电容相对于与浮置栅106a相关的所有电容的比(电容比)降低。
而且，通过减薄选择栅103a的厚度，可以减小选择栅103a与浮置栅106a之间的电容，但是，这样做将无法使位于存储单元周边的周边电路(未图示)的晶体管的栅极(未图示)的厚度与选择栅103a的厚度相同。因此，需要通过与周边电路(未图示)的晶体管的栅(未图示)不同的工序形成选择栅103a，或者需要使选择栅103a的厚度变薄的加工工序，由此将导致制造工序数增加，从而无法降低成本。
并且，如果选择栅103a的侧面的绝缘膜105的厚度薄，则在读出动作时，基于选择栅103a的电位而蓄积于浮置栅106a内的电子会容易地被吸引至选择栅103a中。因此，存在着动作上的可靠性(特别是读出干扰(read disturb)特性)降低的危险。
发明内容
本发明的主要课题是，提高浮置栅和控制栅之间的电容相对于存储单元的总电容的比，并且提高读出动作时的可靠性。
在本发明的第一视点中，提供一种半导体存储装置，该半导体存储装置具备选择栅，其配设于基板上的第一区域；浮置栅，其配设于与所述第一区域邻接的第二区域；局部位线，其配设于与所述第二区域邻接的第三区域；和控制栅，其配设于所述浮置栅之上，所述半导体存储装置构成为所述选择栅与所述浮置栅之间的电容，比所述基板与所述浮置栅之间的电容小。
在本发明的第二视点中，提供一种半导体存储装置的制造方法，该半导体存储装置的制造方法包括在配设于基板上的第一区域的选择栅的侧壁，形成侧壁状的第一绝缘膜的工序；在与第一区域邻接的所述基板上的第二区域形成第二绝缘膜的工序；在所述第二绝缘膜上，隔着所述第一绝缘膜在所述选择栅的侧壁形成侧壁状的浮置栅的工序；在各个所述工序的任一个工序中，按照所述基板与所述浮置栅之间的电容比所述选择栅与所述浮置栅之间的电容大的方式进行。
另外，技术方案中添加的附图标记只是用于帮助理解，并不是将本发明限定于附图的方式。
在本发明的第一视点中，还存在以下的方式。
所述选择栅与所述浮置栅之间的间隔，比所述基板与所述浮置栅之间的间隔大。
所述半导体存储装置构成为所述选择栅与所述浮置栅之间的对置面积，比所述基板与所述浮置栅之间的对置面积小。
所述半导体存储装置具备第一绝缘膜(14a)，其配设于所述选择栅与所述浮置栅之间；和第二绝缘膜(5)，其配设于所述基板与所述浮置栅之间。
所述第一绝缘膜比所述第二绝缘膜的膜厚更厚。
所述第一绝缘膜由相对介电常数比所述第二绝缘膜所使用的材料低的材料构成。
所述第一绝缘膜按照覆盖所述选择栅的侧壁的方式形成为侧壁状。
所述半导体存储装置具备配设于所述选择栅上的第三绝缘膜，所述第一绝缘膜覆盖所述第三绝缘膜的侧壁的一部分或全部。
所述半导体存储装置具备配设于所述第三绝缘膜上的第四绝缘膜，所述第一绝缘膜覆盖所述第四绝缘膜的侧壁的一部分或全部。
所述选择栅从公共线延伸出多个梳齿部分而形成，并且，一方(第一)选择栅的梳齿部分按照相互啮合的方式，隔开规定的间隔配置于另一方(第二)选择栅的梳齿间隙，所述控制栅沿着与所述选择栅的梳齿部分交叉的方向延伸，且与所述选择栅立体交叉，所述浮置栅在所述选择栅的两侧配置于所述控制栅之下，所述局部位线在所述选择栅的梳齿部分之间沿着所述选择栅的梳齿部分延伸的方向而配置。
在本发明的第二视点(制造方法)中，还存在以下的方式。
在形成所述第二绝缘膜的工序中，按照所述第二绝缘膜的膜厚比所述选择栅的正旁边的部位的所述第一绝缘膜更薄的方式进行。
在形成所述第二绝缘膜的工序中，按照所述第二绝缘膜采用相对介电常数比所述第一绝缘膜所采用的材料更高的材料的方式进行。
在形成所述浮置栅的工序中，对在包括所述第一绝缘膜以及所述第二绝缘膜的基板整个面上堆积的浮置栅膜进行蚀刻而进行。
在形成所述浮置栅的工序中，按照所述基板与所述浮置栅之间的对置面积比所述选择栅与所述浮置栅之间的对置面积大的方式，调整所述深蚀刻。
(发明效果)根据本发明(技术方案1～15)，由于浮置栅与选择栅之间的电容比浮置栅与基板之间的电容低，所以，浮置栅与选择栅之间的电容减少，提高了控制栅与浮置栅之间的电容相对于总电容的比。而且，由于在读出动作时，基于选择栅的电压而蓄积于浮置栅内的电子难以被吸引至选择栅，所以，提高了动作上的可靠性(特别是读出干扰特性)。并且，即使增加选择栅的膜厚使浮置栅与选择栅之间的对置面积(电容器面积)增加，由于控制栅与浮置栅之间的电容相对于总电容的比不易降低，所以提高了选择栅膜厚的设计自由度。
图1是示意性地表示本发明实施方式一所涉及的半导体存储装置的构成的局部俯视图。
图2是示意性地表示本发明实施方式一所涉及的半导体存储装置的构成的(图1的)X-X’间的局部剖视图。
图3是示意性地表示本发明实施方式一所涉及的半导体存储装置的制造方法的第一工序剖视图。
图4是示意性地表示本发明实施方式一所涉及的半导体存储装置的制造方法的第二工序剖视图。
图5是示意性地表示本发明实施方式一所涉及的半导体存储装置的制造方法的第三工序剖视图。
图6是示意性地表示本发明实施方式一所涉及的半导体存储装置的制造方法的第四工序剖视图。
图7是示意性地表示本发明实施方式一所涉及的半导体存储装置的制造方法的第五工序剖视图。
图8是示意性地表示本发明实施方式一所涉及的半导体存储装置的选择单元以及非选择单元的一个例子的局部俯视图。
图9是示意性地表示现有例1所涉及的半导体存储装置的构成的局部俯视图。
图10是示意性地表示实施例1所涉及的半导体存储装置的构成的(图9的)Y-Y’间的局部剖视图。
图11是示意性地表示现有例1所涉及的半导体存储装置的制造方法的第一工序剖视图。
图12是示意性地表示现有例1所涉及的半导体存储装置的制造方法的第二工序剖视图。
图13是示意性地表示现有例1所涉及的半导体存储装置的制造方法的第三工序剖视图。
图14是示意性地表示现有例1所涉及的半导体存储装置的制造方法的第四工序剖视图。
图15是用于说明现有例1所涉及的半导体存储装置的读出动作(电子没有蓄积于浮置栅的状态时的读出动作)的示意图。
图16是示意性地表示现有例1所涉及的半导体存储装置的制造过程中产生了鸟嘴部的样子的图。
图中1、101-基板，2、102-绝缘膜(硅氧化膜)，3、103-选择栅膜(多晶硅)，3a、103a-选择栅，4、104-绝缘膜(硅氮化膜、第四绝缘膜)，5、105-绝缘膜(硅氧化膜、第二绝缘膜)，6、106-浮置栅膜(多晶硅)，6a、106a-浮置栅，7a、107a-第一扩散区域(局部位线、N+扩散层)，7b、107b-第二扩散区域(局部位线、N+扩散层)，8、108-绝缘膜(ONO膜)，9、109-绝缘膜(硅氧化膜)，10、110-绝缘膜(硅氧化膜、第三绝缘膜)，11、111-控制栅(字线、多晶硅)，12、112-绝缘膜(硅氧化膜)，13、113-绝缘膜(硅氮化膜)，14-绝缘膜(硅氧化膜)，14a-侧壁(第一绝缘膜)，21、121-第三扩散区域，105a-鸟嘴部，120-反转层。
具体实施例方式
(实施方式一)参照附图，对本发明实施方式一所涉及的半导体存储装置进行说明。图1是示意性地表示本发明实施方式一所涉及的半导体存储装置的构成的局部俯视图。图2是示意性地表示本发明实施方式一所涉及的半导体存储装置的构成的(图1的)X-X’间的局部剖视图。
实施方式一所涉及的半导体存储装置，是一个单元存储两位信息的非易失性半导体存储装置。半导体存储装置具有基板1、绝缘膜2、选择栅3a、绝缘膜10、绝缘膜4、绝缘膜5、侧壁14a、浮置栅6a、第一扩散区域7a、第二扩散区域7b、绝缘膜8、绝缘膜9、控制栅11、第三扩散区域21(参照图1、2)。半导体存储装置中的一个单位单元，如在图2中由点划线所示，由一个第二扩散区域7b(或第一扩散区域7a)、一个浮置栅6a、控制栅11、选择栅3a构成。半导体存储装置中的两位单元，通过公用选择栅3a而将两个单位单元配置为线对称而构成。
基板1是P型硅基板(参照图1、2)。绝缘膜2是设置于选择栅3a与基板1之间的选择栅绝缘膜(例如是硅氧化膜)(参照图2)。
选择栅3a是设置于绝缘膜2之上的导电膜(例如是含有高浓度杂质的多晶硅)(参照图1、2)。从相对于平面的法线方向观察，选择栅3a从公共线(图1的横线部分)延伸出多个梳齿部分。一方的选择栅3a的梳齿部分隔开规定的间隔而配置于另一方选择栅3a的梳齿间隙中(相互啮合)。为了不增加制造工序，优选选择栅3a的膜厚与位于存储单元区域周边的周边电路(未图示)的晶体管的栅极(未图示)的膜厚相同。为了减小选择栅3a与浮置栅6a之间的电容，优选选择栅3a与浮置栅6a之间的对置面积(电容器面积)比基板1与浮置栅6a之间的对置面积(电容器面积)还小。
绝缘膜10是设置于选择栅3a上的绝缘膜(例如是硅氧化膜)(参照图2)。绝缘膜4是设置于绝缘膜10上的绝缘膜(例如是硅氮化膜)(参照图2)。绝缘膜5是设置于基板1和浮置栅6a之间的隧道绝缘膜(例如是硅氧化膜)。
侧壁14a是在基板1上至少配置于绝缘膜2、以及选择栅3a的侧壁与浮置栅6a之间的侧壁状隧道绝缘膜。另外，侧壁14a也可以覆盖绝缘膜10以及绝缘膜4的侧壁的一部分或全部。为了降低选择栅3a与浮置栅6a之间的电容，希望侧壁14a中的选择栅3a与浮置栅6a之间的膜厚比绝缘膜5的膜厚更厚，优选是绝缘膜5的膜厚的1.2～4倍，更优选是其1.5～3倍。侧壁14a中的选择栅3a与浮置栅6a之间的膜厚可以通过深蚀刻(etchback)量(时间)进行调整。侧壁14a例如可以采用硅氧化膜等绝缘膜，但为了进一步降低选择栅3a与浮置栅6a之间的电容，可以使用相对介电常数比硅氧化膜低的lowk膜(例如SiOF、BSG、HSQ、SiOC等)。
浮置栅6a是存储节点，在由选择栅3a、绝缘膜10以及绝缘膜4的层叠体构成的选择栅构造的两侧，隔着侧壁14a以及绝缘膜5而设置(参照图1、2)。浮置栅6a例如可以采用多晶硅。如果观察截面，则浮置栅6a按照覆盖侧壁14a的方式形成为侧壁状。从平面的法线方向观察，浮置栅6a被配置成岛状(参照图1)。
第一扩散区域7a以及第二扩散区域7b是设置于基板1的规定区域(相邻的浮置栅6a之间)的n+型扩散区域，在选择栅3a的梳齿部分之间，沿着选择栅3a(的梳齿部分)延伸的方向而配设(参照图1、2)。第一扩散区域7a以及第二扩散区域7b与选择栅3a的关系是，在写入时成为单元晶体管的漏极区域，在读出时成为源极区域。第一扩散区域7a以及第二扩散区域7b也称作局部位线。第一扩散区域7a和第二扩散区域7b的杂质浓度相同。
绝缘膜8是配设于浮置栅6a与控制栅11之间的绝缘膜(例如具有高绝缘性、相对介电常数高、适于薄膜化的由硅氧化膜、硅氮化膜、硅氧化膜构成的ONO膜)(参照图2)。绝缘膜9是配设于绝缘膜8和基板1(的第一扩散区域7a以及第二扩散区域7b)之间的绝缘膜(例如基于CVD法成膜的硅氧化膜、或基于热氧化形成的硅氧化膜(热氧化膜))(参照图2)。
控制栅11对选择栅3a和第一扩散区域7a(第二扩散区域7b)之间的区域的沟道进行控制。控制栅11沿着与选择栅3a的梳齿部分交叉(垂直)的方向延伸，与选择栅3a立体交叉(参照图1、2)。控制栅11在与选择栅3a的交叉部，抵接于在选择栅3a的上层设置的绝缘膜8的上表面(参照图2)。控制栅11隔着绝缘膜5、浮置栅6以及绝缘膜8而设置于由选择栅3a、绝缘膜10以及绝缘膜4的层叠体构成的选择栅构造的两侧(参照图2)。控制栅11由导电膜构成，例如可以采用多晶硅。也可以在控制栅11的表面设置高熔点金属硅化物(未图示)，构成低电阻化结构。
第三扩散区域21是n+型扩散区域，在写入时成为单元晶体管的源极区域，在读出时成为漏极区域(参照图1)。第三扩散区域21在单元区域外沿着与选择栅3a的梳齿部分垂直的方向延伸，与选择栅3a立体交叉。第三扩散区域21在与选择栅3a的交叉部，形成在设置于选择栅3a的下层的绝缘膜2正下方的基板1表层(未图示)。
另外，实施方式一的半导体存储装置的写入动作、读出动作、擦除动作与现有例1相同。
接着，参照附图，对本发明实施方式一所涉及的半导体存储装置的制造方法进行说明。图3～7是示意性地表示本发明实施方式一所涉及的半导体存储装置的制造方法的工序剖视图。
首先，通过进行现有例1的步骤A1、A2的工序(参照图11(A)、(B))，制造具有图3(A)的构成的半导体存储装置(步骤B1)。接着，在基板整个面上堆积绝缘膜14(例如基于CVD法等而形成的硅氧化膜)(步骤B2，参照图3(B))。然后，通过选择性地蚀刻绝缘膜(图3(B)的14)，至少在绝缘膜2以及选择栅3a的侧壁(也可包括绝缘膜10、绝缘膜4、绝缘膜12、绝缘膜13的侧壁)形成侧壁14a(步骤B3，参照图3(C))。
接着，在整个基板面(侧壁14a)形成绝缘膜5(例如基于热氧化、ISSG氧化等而形成的硅氧化膜)(步骤B4，参照图4(D))。然后，在基板整个面堆积浮置栅膜6(例如多晶硅膜)(步骤B5，参照图4(E))。接着，通过蚀刻浮置栅膜(图4(D)的6)，在绝缘膜2、选择栅3a、绝缘膜4、绝缘膜12以及绝缘膜13的侧方形成覆盖侧壁14a且具有侧壁状的浮置栅6a(步骤B6，参照图4(F))。
接着，通过将绝缘膜5与浮置栅6a作为掩模，对基板1进行离子注入，基于自校准形成第一扩散区域7a、第二扩散区域7b(步骤B7，参照图5(G))。然后，在基板整个面上堆积绝缘膜9(例如是CVD硅氧化膜)(步骤B8，参照图5(H))。接着，通过CMP法并将绝缘膜13作为阻挡层，对绝缘膜9进行平坦化处理(除去绝缘膜13上的绝缘膜5)(步骤B9，参照图5(I))。
接着，选择性地局部除去绝缘膜9(步骤B10，参照图6(J))。然后，选择性地除去绝缘膜(图6(J)的13)(步骤B11，参照图6(K))。接着，选择性地除去绝缘膜12(步骤B12，参照图6(L))。另外，在除去绝缘膜12时，也会除去绝缘膜9以及绝缘膜5的一部分，有时甚至还会除去侧壁14a的一部分。
接着，在基板整个面上形成绝缘膜8(例如ONO膜)(步骤B13，参照图7(M))。之后，在基板整个面上堆积控制栅膜(例如多晶硅)，形成用于形成字线的光致抗蚀层(未图示)，并通过将该光致抗蚀层作为掩模，选择性地除去控制栅膜、绝缘膜8、浮置栅6a，来形成带状的控制栅11以及岛状的浮置栅6a，然后，除去该光致抗蚀层(步骤B14，参照图7(N))。由此，形成了在选择栅3a和浮置栅6a之间具有侧壁14a的半导体存储装置。
根据实施方式一，由于浮置栅6a与选择栅3a之间的侧壁14a(绝缘膜)的膜厚，比浮置栅6a与基板1之间的绝缘膜5的膜厚更厚，所以，浮置栅6a与选择栅3a之间的电容Csf将减少，从而提高了控制栅11与浮置栅6a之间的电容相对于总电容的比(CRcf)。
而且，通过使浮置栅6a与选择栅3a之间的侧壁14a(绝缘膜)的膜厚，比浮置栅6a与基板1之间的绝缘膜5的膜厚更厚，使得在读出动作时，基于选择栅3a的电压而蓄积于浮置栅6a内的电子不易被吸引至选择栅3a，因此，提高了动作上的可靠性(特别是读出干扰特性)。
并且，由于即使增加选择栅3a的膜厚使浮置栅6a与选择栅3a之间的对置面积(电容器面积)增加，控制栅11与浮置栅6a之间的电容相对于总电容的比(CRcf)也不易降低，所以，提高了选择栅3a的膜厚设计自由度。
在此，对减少选择栅3a与浮置栅6a之间的电容，来提高控制栅11与浮置栅6a之间的电容相对于总电容的比的原理进行说明。
控制栅11与浮置栅6a之间的电容相对于总电容(Call)的比(CRcf)，可以通过下述数式1计算。其中，Ccf是控制栅11与浮置栅6a之间的电容，Csf是选择栅3a与浮置栅6a之间的电容，Cfsub是浮置栅6a与基板1之间的电容。
CRcf=CcfCall]]>Call＝Ccf+Csf+Cfsub这里，通过减少Csf，来提高CRcf，从而提高浮置栅6a的电位Vfg相对于控制栅11的电压Vcg的灵敏度。
而且，在考虑了选择栅3a的电压Vsg的影响的情况下，浮置栅6a的电位Vfg可以根据下面的数学式2计算。其中，Vsub是基板1的电压。
(Vcg-Vfg)·Ccf+(Vsg-Vfg)·Csf+(Vsub-Vfg)·Csub＝0Vfg=Vcg·Ccf+Vsg·Csf+Vsub·CfsubCcf+Csf+Cfsub]]>在进行单元的读出动作时，由于Vcg以及Vsg被施加正电压，Vsub是0V，所以，浮置栅6a的电位Vfg可以根据以下的数式3计算。
Vfg=Vcg·Ccf+Vsg·CsfCcf+Csf+Cfsub]]>
此时，与被选择的电压Vcg1(＞0)的控制栅11和被选择的电压Vsg1(＞0)的选择栅3a相关的浮置栅6a的电位Vfg1如数式4所示(参照图8)。
Vfg1=Vcg1·Ccf+Vsg1·CsfCcf+Csf+Cfsub]]>而且，与非选择的电压Vcg2(＝0V)的控制栅11和被选择的电压Vsg1(＞0)的选择栅3a相关的浮置栅6a的电位Vfg2如数式5所示(参照图8)。
Vfg2=Vsg1·CsfCcf+Csf+Cfsub]]>因此，与选择单元相关的浮置栅6a的电位Vfg1、和与非选择单元相关的浮置栅6a的电位Vfg2的差，成为如数式6所示(参照图8)。
Vfg1-Vfg2=Vcg1·CcfCcf+Csf+Cfsub]]>Vfg1-Vfg2＝CRcf·Vcg1即，即使在考虑了被选择的选择栅3a的电压Vsg1(＞0)的情况下，浮置栅6a的电位相对于被选择的控制栅11的电压Vcg1的灵敏度，也可以由控制栅11与浮置栅6a之间的电容相对于总电容的比(CRcf)表示。因此，通过减少(在数式6中作为分母的)Csf而提高CRcf，结果提高了选择单元的读出灵敏度。
权利要求
1.一种半导体存储装置，其中具备选择栅(3a)，其配设于基板(1)上的第一区域；浮置栅(6a)，其配设于与所述第一区域邻接的第二区域；局部位线(7a、7b)，其配设于与所述第二区域邻接的第三区域；和控制栅(11)，其配设于所述浮置栅之上，所述半导体存储装置构成为所述选择栅与所述浮置栅之间的电容，比所述基板与所述浮置栅之间的电容小。
2.根据权利要求1所述的半导体存储装置，其特征在于，所述选择栅与所述浮置栅之间的间隔，比所述基板与所述浮置栅之间的间隔大。
3.根据权利要求1或2所述的半导体存储装置，其特征在于，构成为所述选择栅与所述浮置栅之间的对置面积，比所述基板与所述浮置栅之间的对置面积小。
4.根据权利要求1～3中任一项所述的半导体存储装置，其特征在于，具备第一绝缘膜(14a)，其配设于所述选择栅与所述浮置栅之间；和第二绝缘膜(5)，其配设于所述基板与所述浮置栅之间。
5.根据权利要求4所述的半导体存储装置，其特征在于，所述第一绝缘膜比所述第二绝缘膜的膜厚更厚。
6.根据权利要求4或5所述的半导体存储装置，其特征在于，所述第一绝缘膜由相对介电常数比所述第二绝缘膜所使用的材料低的材料构成。
7.根据权利要求4～6中任一项所述的半导体存储装置，其特征在于，所述第一绝缘膜按照覆盖所述选择栅的侧壁的方式形成为侧壁状。
8.根据权利要求4～7中任一项所述的半导体存储装置，其特征在于，具备配设于所述选择栅上的第三绝缘膜(10)，所述第一绝缘膜(14a)覆盖所述第三绝缘膜的侧壁的一部分或全部。
9.根据权利要求8所述的半导体存储装置，其特征在于，具备配设于所述第三绝缘膜上的第四绝缘膜(4)，所述第一绝缘膜(14a)覆盖所述第四绝缘膜的侧壁的一部分或全部。
10.根据权利要求1～9中任一项所述的半导体存储装置，其特征在于，所述选择栅从公共线延伸出多个梳齿部分而形成，并且，一方(第一)选择栅的梳齿部分按照相互啮合的方式，隔开规定的间隔配置于另一方(第二)选择栅的梳齿间隙，所述控制栅沿着与所述选择栅的梳齿部分交叉的方向延伸，且与所述选择栅立体交叉，所述浮置栅在所述选择栅的两侧配置于所述控制栅之下，所述局部位线在所述选择栅的梳齿部分之间沿着所述选择栅的梳齿部分延伸的方向而配置。
11.一种半导体存储装置的制造方法，其中包括在配设于基板(1)上的第一区域的选择栅(3a)的侧壁，形成侧壁状的第一绝缘膜(14a)的工序；在与所述第一区域邻接的所述基板上的第二区域，形成第二绝缘膜(5)的工序；和在所述第二绝缘膜上，隔着所述第一绝缘膜在所述选择栅的侧壁形成侧壁状的浮置栅(6a)的工序，在各个所述工序的任一个工序中，按照所述基板与所述浮置栅之间的电容比所述选择栅与所述浮置栅之间的电容大的方式进行。
12.根据权利要求11所述的半导体存储装置的制造方法，其特征在于，在形成所述第二绝缘膜的工序中，按照所述第二绝缘膜的膜厚比所述选择栅的正旁边的部位的所述第一绝缘膜更薄的方式进行。
13.根据权利要求11或12所述的半导体存储装置的制造方法，其特征在于，在形成所述第二绝缘膜的工序中，按照所述第二绝缘膜采用相对介电常数比所述第一绝缘膜所采用的材料更高的材料的方式进行。
14.根据权利要求11～13中任一项所述的半导体存储装置的制造方法，其特征在于，在形成所述浮置栅的工序中，对在包括所述第一绝缘膜以及所述第二绝缘膜的基板整个面上堆积的浮置栅膜进行蚀刻而进行。
15.根据权利要求14所述的半导体存储装置的制造方法，其特征在于，在形成所述浮置栅的工序中，按照所述基板与所述浮置栅之间的对置面积比所述选择栅与所述浮置栅之间的对置面积大的方式，调整所述深蚀刻。
全文摘要
一种半导体存储装置，具备配设于基板(1)上的第一区域的选择栅(3a)、配设于与第一区域邻接的第二区域的浮置栅(6a)、配设于与第二区域邻接的第三区域的第二扩散区域(7b)、和配设于浮置栅之上的控制栅(11)。该半导体存储装置构成为选择栅(3a)与浮置栅(6a)之间的电容，比基板(1)与浮置栅(6a)之间的电容小。选择栅(3a)与浮置栅(6a)之间的侧壁(14a)的厚度，比基板(1)与浮置栅(6a)之间的绝缘膜(5)的膜厚厚。由此，可提高浮置栅与控制栅之间的电容相对于总电容的比，并提高读出动作时的可靠性。
文档编号H01L21/8247GK101038924SQ20071008578
公开日2007年9月19日 申请日期2007年3月16日 优先权日2006年3月16日
发明者池田雄次 申请人:恩益禧电子股份有限公司