专利名称：集成电路的内联机结构、镶嵌式结构以及半导体结构的制作方法
技术领域：
本发明关于集成电路，特别是有关于集成电路的内联机结构、镶嵌式结构以及半导体结构。
背景技术：
传统的集成电路包含由导线间间隙(inter-wiring spacings)所隔离多个金属线图案，以及多条内联机，例如总线(bus line)、位线(bit line)、字符线(word line)以及逻辑互联机(logic interconnect line)。垂直间隔的金属化层的金属图案传统上以导孔(via)作为电性连接。在沟渠式开口内形成的金属导线通常沿实质平行半导体基底的方向延伸。根据当前的技术，此类型的半导体组件可包含八层或更多层的金属化以满足组件的微缩化需求。
一般形成金属线或导电栓(plug)的方法称做镶嵌(damascene)工艺。大体而言，镶嵌工艺涉及在层间介电层中形成开口。层间介电层用以分隔垂直间隔的金属化层。上述开口可用传统的光刻蚀刻工艺形成。在开口形成之后，将铜金属或铜合金填入开口中以形成一导孔。接着，在层间介电层表面上的多余的金属材料可借由化学机械平坦化(chemicalmechanical planarization，简称CMP)工艺移除。
以铜取代铝是因其具有较低的电阻。然而，随着组件维度的微缩及电流密度的增加，铜导线仍有电迁移(electro-migration，EM)及应力迁移(stress-migration，SM)效应所导致的可靠度问题。
图1显示传统上用镶嵌工艺形成的内联机的结构1的剖面示意图。一般金属铜或铜合金所形成的金属导线2及4之间借由导孔10相互连接。金属间介电层(inter-metal-dielectric，IMD)8分隔金属导线2及4所在的层之间。蚀刻停止层(etching stop layer)5设置在金属导线2下方。扩散阻障层12及14设置用以防止铜扩散至周围的材料中。在图1中所示的内联机结构1仍遭受电迁移(EM)及应力迁移(SM)问题。由于铜导线2直接与蚀刻停止层(ESL)5接触，因此铜导线2与蚀刻停止层(ESL)5间的性质差异造成较高的电迁移(EM)及应力迁移(SM)，以及导致组件的可靠度劣化。此外，蚀刻停止层(ESL)5通常比低介电常数(low-k)层6及8，具有较高的介电常数(k value)，导致金属线间的寄生电容(parasitic capacitance)增加。
图2显示一改良的内联机结构3的剖面示意图。一金属顶盖层16设置在铜导线2上。顶盖层16的材料一般为较不受电迁移(EM)及应力迁移(SM)效应影响的材料。顶盖层16借由降低铜表面迁移改善内联机结构的可靠度。在受应力的情况下。内联机结构3的平均失效时间(mean time to failure，MTTF)较内联机结构1的平均失效时间长10倍。具有顶盖层16的结构，其应力诱发孔洞形成数量亦显著地减少。此外，寄生电容亦减少。
然而，导入顶盖层16却引发另外的问题。顶盖层16可能因氧污染或化学污染而劣化。因此，不仅导致空孔生成在顶盖层16中，增加表面粗糙度，并且增加导孔结构的电阻。更有甚者，导孔失效率增加会导致更严重的问题。因此，为促进内联机结构的质量，也亟需一种新的内联机结构及制造方法。
发明内容
有鉴于此，本发明的一实施方式在于提供一种集成电路的内联机结构，其中，包括半导体基底；在该半导体基底上的低介电常数材料层；在该低介电常数材料层中的导体；以及在该导体上的顶盖层，其中该顶盖层包括至少一顶部，其包括金属硅化物/锗化物。
如本发明的该具体实施方式
所述的集成电路的内联机结构，其中，仅有该顶盖层的该顶部为硅化或锗化。
如本发明的该具体实施方式
所述的集成电路的内联机结构，其中，该顶盖层为一材料择自下列群组包括硅、锗、钴、镍、钨、钼、钽、硼、铁、磷及上述材料的组合选用。
如本发明的该具体实施方式
所述的集成电路的内联机结构，还包括在该顶盖层上的导电栓，其中，该导孔与该顶盖层为电性耦合。
如本发明的该具体实施方式
所述的集成电路的内联机结构，其中，还包括在该低介电常数材料层与该顶盖层的至少部分区域上的介电层，其中该介电层具有大约大于3的介电常数且该介电层为一材料择自下列群组包括SiN、SiC、SiCN、SiCO、碳基材料、CHx、COyHx及上述材料的组合选用；以及在该介电层上的额外的低介电常数材料层。
本发明的另一实施方式在于提供一种镶嵌式结构，其中，包括第一低介电常数材料层；在该第一低介电常数材料层中的开口，其中该开口自该第一低介电常数材料层的顶表面延伸至底表面；第一铜结构填入该开口；以及在该第一铜结构上的金属顶盖层，其中该金属顶盖层包括硅化物/锗化物。
如本发明的该另一实施方式所述的镶嵌式结构，其中，还包括在该第一低介电常数材料层上的第二介电层；在该第二介电层中的导孔结构，其中该导孔的底部表面与该金属顶盖层接触；以及在该导孔结构中以及在该第二介电层中的第二铜结构。
如本发明的该另一实施方式所述的镶嵌式结构，其特征在于，还包括在该第二铜结构上的额外的金属顶盖层，其中该额外的金属顶盖层包括硅化物/锗化物。
本发明的再一实施方式在于提供一半导体结构，其中，包括半导体基底；在该半导体基底上的低介电常数材料层；在该低介电常数材料层中的导体；在该导体上的顶盖层，其中该顶盖层包括至少一顶部，其包括金属硅化物/锗化物；以及在该低介电常数材料层上的蚀刻停止层。
如本发明的该再一实施方式所述的半导体结构，其特征在于，还包括在该低介电常数材料层与该蚀刻停止层之间的化学机械研磨停止层。
本发明借由在铜导线的顶部上形成硅化物/锗化物层，使得内联机结构整体的电阻率及可靠度得以提升。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下
图1显示传统的内联机结构包括铜导线及蚀刻停止层的剖面示意图；图2显示传统的内联机结构包括铜导线及金属顶盖层在铜导线上的剖面示意图；图3到图8B显示本发明实施例内联机结构制造方法中间步骤的分解剖面示意图；图9显示导孔炼累积机率与其导孔电阻的函数关系图；以及图10举例说明显示内联机结构击穿(失效)的累积破坏(F)的韦伯(Weibull)分布曲线与爬升-击穿(压力)电压(ramp-to-breakdown)的函数关系图。
其中附图标记说明如下公知技术部分(图1到图2)1～内联机结构；2～金属导线；3～内联机结构；4～金属导线；5～蚀刻停止层；6～低介电常数(low-k)层；8～金属间介电层；10～导孔；12～扩散阻障层；14～扩散阻障层；16～金属顶盖层。
本申请部分(图3到图10)20～低介电常数(low-k)材料层；26～沟槽；30～扩散阻障层；32～导线；34～金属顶盖层；36～硅化物/锗化物顶盖层；38～蚀刻停止层(ESL)；40～导孔IMD层；41～均质的低-k介电材料；42～沟槽IMD层；43～CMP停止层；44～扩散阻障层；46～导孔开口；48～沟槽开口；50～导孔；52～导线；54～顶盖层；57～蚀刻停止层(ESL)；60～具硅化物顶盖层的导孔结构的时间相关介电击穿(TDDB)；62～具CoWP顶盖层的导孔结构的时间相关介电击穿(TDDB)；64～具ESL(无顶盖层)的导孔结构的时间相关介电击穿(TDDB)。
具体实施例方式
本发明提供一种新的集成电路的内联机结构以及其制造方法。本发明的较佳实施例举例说明集成电路的内联机结构的制造过程的中间阶段。图3到图8显示本发明实施例的集成电路的内联机结构的制造过程的中间阶段的剖面示意图。图3显示在低介电常数(low-k)材料层20中形成沟槽26的剖面示意图。在一较佳实施例中，介电层20为具有低介电常数(low-k)的金属层间介电层(IMD)，其介电常数值较佳为大约低于3.5。低介电常数(low-k)材料层20包括一般常用的低介电常数(low-k)材料，例如含碳介电材料、以及还包含氮、氢、氧及上述的组合。
图4显示在沟槽26中形成一扩散阻障层30及一导线32的剖面示意图。阻障层30较佳包括钛、氮化钛、钽、氮化钽、或其它可替代的材料。导线32的材料较佳包括铜或铜合金。在说明书的各实施例中的导线32是以铜导线32为代表的实施例，虽然其它导电材料，例如银、金、钨、铝、或铜类的金属皆可用于本发明实施例的导线32。形成铜导线32的步骤包括沉积一铜或铜合金的晶种层，并填入沟槽26中，较佳以电镀法实施。接着，以化学机械平坦化(CMP)步骤施于导线32的表面以将其平坦化。
图5显示一金属顶盖层34形成在导线32上的剖面示意图。金属顶盖层34的材质较佳为包括例如铜、钴、镍、钨、钼、钽、硼、铁、磷、以及上述材料的组合。上述的材料可由下列的形式呈现，包括CoP、CoB、CoWP、CoWB、NiWP、CoSnP、NiWB、NiMoP以及上述材料的组合。金属顶盖层34的厚度较佳范围大约介于25埃()至200埃()之间，在其它实施例中，其厚度亦可大于或小于此范围。金属顶盖层34可为单一层或包含至少一次层的复合层。同样的，各次层的材质亦可包括铜、钴、镍、钨、钼、钽、硼、铁、磷、以及上述材料的组合。上述的材料可由下列的形式呈现，包括CoP、CoB、CoWP、CoWB、NiWP、CoSnP、NiWB、NiMoP以及上述材料的组合。其它与本发明实施例具有相同范畴性质的材料亦适用。
根据本发明的较佳实施例，金属顶盖层34可选择性地由无电镀法形成。由于铜导线32具导电性且介电层20不具导电性，金属顶盖层34可只形成在铜导线32上以及阻障层30的顶部端缘。在介电层20顶部表面上并无金属顶盖层34。在本发明其它实施例中，金属顶盖层34为一毯覆层包括用一般的薄膜沉积工艺例如溅镀法、物理汽相沉积法(PVD)等。位于介电层20顶部表面上的金属顶盖层34接着用蚀刻法移除。
一前处理步骤可选择性地施于金属顶盖层34的表面上。根据本发明的较佳实施例，此前处理步骤包括含氢气体浸浴法，在如同等离子体辅助化学汽相沉积法(PECVD)的制造装置中实施。上述含氢气体包括氢气(H2)或氨气(NH3)等。在另一实施例中，此前处理步骤可在含氮气体环境气氛下实施。含氮气体包括氮气(N2)或氨气(NH3)等。同样的，上述含氢气体前处里可在等离子体辅助化学汽相沉积法(PECVD)的制造装置中实施。此前处理步骤的功能为移除金属顶盖层34表面上的氧或其它化学污染物。此外，前处理步骤亦可活化金属顶盖层34的表面，其部分原因乃由于移除金属顶盖层34表面上的氧，有助于后续的硅化物工艺。再者，金属顶盖层34的表面粗度亦在前处理步骤的降低，且有助于后续形成的硅化物层、介电层及/或低介电常数(low-k)介电层，进而降低各层之间剥离的可能性。前处理步骤较佳的持续时间大约介于3秒至20秒之间。
请参阅图6A，在金属顶盖层34施以硅化/锗化步骤，并将金属顶盖层34转换成硅化物/锗化物顶盖层36。上述硅化物/锗化物可包括只有硅化物、只有锗化物或锗-硅化物。同样地，硅化/锗化步骤包括硅化、锗化或锗-硅化步骤之一。为此之故。在此定义的硅化/锗化意义包括硅化、锗化或锗-硅化步骤之一。同样的硅化物/锗化物通常指硅化物或锗化物之一或二者兼具，硅/锗通常指含硅或锗、或含硅与锗。在一较佳实施例中，上述硅化/锗化步骤包括将金属顶盖层34浸浴在含硅-基气体及/或含锗-基气体。因此，硅及/或锗进入金属顶盖层34中且形成硅化物/锗化物。可用于实施的气体包括含硅及/或锗的气体，例如SiH4、Si2H6、SiH、GeH4、Ge2H6、GeH及上述气体的组合。上述硅化/锗化步骤较佳者为在高温状态下实施，例如在温度范围约275℃至约400℃之间实施。硅化/锗化步骤处理时间的范围较佳为大约介于5秒至60秒之间，以及压力条件范围大约介于10微托(mtorr)至760托(torr)(即约一大气压)之间。在另一实施例中，施以一等离子体辅助硅化/锗化步骤，较佳者为利用等离子体辅助化学汽相沉积法(PECVD)的制造装置中实施，在其中可导入实质相同的工艺气体。或者，可选择施以硅化/锗化步骤形成一硅/锗层，可利用沉积法或前述的工艺气体，接着紫外光(UV)处理或离子述辐射。其最终结果的顶盖层36较佳的厚度范围大约介于50埃()至200埃()之间。
图6A显示完全地硅化/锗化金属顶盖层36。在更佳的实施例中，包括形成一部分的硅化/锗化金属顶盖层，其包括一顶部硅化物/锗化物部分36以及一底部34如图6B所示。由公知技术中所知，金属顶盖层34完全地或部分地形成硅化物/锗化物与否，可由控制调整硅化/者化步骤工艺因素，例如时间、气体流速、温度等。任何本领域的技术人员皆可借由反复的实验以获得最佳的工艺条件。
然而，下层的铜导线32较佳为非硅化物/锗化物。一薄原生氧化铜层(未绘示)可存在于铜导线32的表面上。在铜原子与氧原子之间形成的键结倾向于阻碍硅/锗原子与与铜原子之间形成键结。由于原生氧化铜层一般很薄，例如其厚度约小于20埃()，因此对最终结果的内联机结构的电阻并无显著的负面影响。
在本发明另一实施例中，一硅化物/锗化物顶盖层36可直接形成在铜导线32上。在一代表例中，毯覆性地形成一硅化物/锗化物层，并接着将位于介电层20上的硅化物/锗化物层移除。在其它实施例中，硅化物/锗化物层36可由例如无电镀法，选择性地仅沉积铜导线32上。
此外，可选择形成一介电层38在先前所形成的结构上，如图6C所示。此介电层38可以为一蚀刻停止层(etching stop layer，ESL)、一顶盖层或其它任何可供应用的层。在本说明书的描述中，介电层38通常泛指蚀刻停止层(ESL)38。蚀刻停止层(ESL)38具有较佳的介电范围大约大于3.5，以及其材料较佳包括例如SiN、SiC、SiCN、SiCO、碳-基材料、CHx、COyHx以及上述的材料组合。在一较佳实施例中，低介电常数介电层20及硅化物/锗化物顶盖层36皆包括硅，且介电层38的形成是借由施以一等离子体处理步骤在低-k介电层20及硅化物/锗化物顶盖层36。本发明较佳实施例中的结构为低-k介电层20及硅化物/锗化物顶盖层36皆含硅，且因此借由加入所欲的元素例如碳、氮、氧或其组合，可形成蚀刻停止层(ESL)38。
蚀刻停止层(ESL)38较佳为与硅化/锗化处理步骤相同的环境下原位地(in-situ)形成，其中提供等离子体。反应气体的选用视最终结果的蚀刻停止层(ESL)38所欲的组成而定。例如，若欲形成SiN层，可采用如NH3及SiH4为工艺气体。若欲形成SiCO层，较佳的工艺气体包括CO2、Si(CH3)4、Si(CH3)3H等气体。若欲形成SiCN层，较佳的工艺气体包括CO2、NH3、Si(CH3)4、Si(CH3)3H等气体。若欲形成SiC层，较佳的工艺气体包括CO2、Si(CH3)4、Si(CH3)3H等气体。或者，蚀刻停止层(ESL)38可在前工艺步骤不同的环境下形成。
蚀刻停止层(ESL)38亦可借由等离子体处理步骤中形成。当用等离子体处理介电层20时，介电层20的表面被转换成蚀刻停止层(ESL)38，如图6D所示。等离子体处理步骤较佳地施于一腔体中，其包括工艺气体如氧气、氢气、氮气、氨气及上述气体的组合。用等离子体处理步骤形成的蚀刻停止层(ESL)38为一自对准层(self-aligned layer)，其与下层的介电层20间具有高连贯性/顺应性。另一优点为蚀刻停止层(ESL)38与介电层20间具有改良的接口黏结性。此外，蚀刻停止层(ESL)38的有效介电常数较一般沉积法形成的蚀刻停止层低。
在一代表例中，形成一SiCN层，且其工艺条件包括工艺气体如Si(CH3)4、Si(CH3)3H或NH3，腔体的压力范围大约介于1微托(mtorr)至10托(torr)之间，基底的温度范围大约介于250℃至450℃之间，以及工艺时间延续范围大约介于5秒至300秒之间。其最终结果的蚀刻停止层(ESL)38的厚度范围大约介于25埃()至550埃()之间。
由于上述实施例为硅化/锗化工艺的伴随效应，因此硅及/或锗可沉积在介电层20的表面上。更有甚者，在硅化物/锗化物层36之上及/或之中仍存在未键结的硅及/或锗。若未形成蚀刻停止层(ESL)38，较佳为将此残留的硅及/或锗移除。移除残留的硅及/或锗的方法可利用加热法、等离子体、CVD处理、紫外光(UV)处理等步骤达成。在一代表例中，施以加热法移除的温度约在400℃，持续处理的时间约介于5秒至30分钟，以及压力范围大约介于3托(torr)至10托(torr)之间。加热法移除较佳者为在一腔体中施行，腔体内含气体如Ar、N2、N2/H2及上述气体的组合。或者，亦可选用等离子体、CVD加热、及/或UV处理移除过量的硅/锗。另一方面，若形成蚀刻停止层(ESL)38，则此移除步骤并非必要步骤。
在一较佳的变化例中，先前公开的工艺步骤顺序可改变。例如，介电层38形成在介电层20的步骤可在铜层32与金属顶盖层34的形成步骤之后。前处理步骤与硅化/锗化工艺步骤可在介电层38的形成步骤之后。
在硅/锗顶盖层36形成之后，接着可施以多镶嵌工艺步骤已形成更多的上层结构，例如导孔及上层铜导线。如公知技术所知，导孔及上层铜导线可利用单镶嵌工艺步骤或双镶嵌工艺步骤形成。图7显示利用双镶嵌工艺步骤所形成的结构的剖面示意图。一导孔IMD层40形成在介电层20上。导孔IMD层40较佳为低-k介电材料，其介电常数大约小于3.5，或者为超低-k介电材料，其介电常数大约小于2.7。以及，导孔IMD层40可为掺杂碳的氧化硅、掺杂氟的氧化硅、有机低-k介电材料及多孔性低-k介电材料。其较佳的形成方法包括旋转涂布(spin-on)、CVD、或其它已知的方法。接着形成一沟槽IMD层42在导孔IMD层40上。沟槽IMD层42的形成步骤与材料较佳与导孔IMD层40相同。在一选择性实施例中，在形成IMD层42之前，可形成一蚀刻停止层(未绘示)在IMD层40上。沟槽IMD层42与导孔IMD层40可由多孔性低-k介电材料形成。在一较佳的实施例中，导孔IMD层40的k值大于沟槽IMD层42的k值。接着形成一导孔开口46与一沟槽开口48。形成导孔开口46与沟槽开口48的步骤为公知技术，在此不再赘述。
请参阅图8A，形成一扩散阻障层44。接着，将导孔开口46与沟槽开口48填入导电材料，较佳为铜或铜合金。接着，施以化学机械研磨步骤以移除多余的材料。留存的导电材料部份构成导线52及导孔50。
在图8A中更进一步显示形成一顶盖层54在导线52上。顶盖层54较佳为包括至少一顶部硅化物/锗化物部分。一ESL层57选择性地形成在沟槽IMD层42与顶盖层54上。顶盖层54的材料与形成方法实质上与硅化物/锗化物顶盖层36相同，为简明之故，在此不再赘述。
如先前步骤所知，导孔IMD层40与沟槽IMD层42亦可为一均质的低-k介电材料41，如图8B所示。如先前步骤所知，在均质的低-k介电材料41中的沟槽开口可借由控制蚀刻时间以有效地达成，使得沟槽开口具所欲的深度。导孔开口可利用如同图7所示的方法形成。接着，再将沟槽开口与导孔开口填入导电材料。在图8B中更进一步显示形成一CMP停止层43，其较佳的形成步骤介于形成沟槽IMD层42之后，且在沟槽48的形成步骤之前(请参阅图7)。如先前步骤所知，CMP停止层43可形成沟槽IMD层42之上，如图8A所示。
由硅化物/锗化物构成的顶盖层改良顶盖层的抗氧化性与抗化学污染等性质。在顶盖层中所形成的空孔亦因而减少。为此之故，内联机的可靠度得以提升。由具有3.8百万个导孔的导孔炼(via chain)测试结果得知，相较于具有CoWP顶盖层的导孔炼，具有硅化物顶盖层的导孔炼能更显著地改善工艺合格率。图9显示导孔炼累积机率与其导孔电阻的函数关系图。空心圆孔表示由具CoSix顶盖层的导孔炼所获得的数据。实心圆表示由具CoWP顶盖层的导孔炼所获得的数据。方块表示由ESL层(且无顶盖层)的导孔炼所获得的数据。由图9得知，具CoWP顶盖层的导孔炼的工艺合格率仅百分之79。另一方面，具硅化物顶盖层的导孔炼相较于传统具ESL层的导孔结构的工艺合格率相当，可高达几近百分之百。相较于传统具ESL层的导孔结构，本发明较佳实施例的优点在于，因典型的ESL层为高介电常数材料构成，其介电常数大于低-k介电层，因此由较佳实施例所形成的内联机结构，较传统具ESL层的导孔结构，具有较低的寄生电容(大约低5.5％)。
由本发明较佳实施例所形成的内联机结构亦具有显著的可靠度改良。图10举例说明显示内联机结构击穿(失效)的累积破坏(F)的韦伯(Weibull)分布曲线与爬升-击穿(压力)电压(ramp-to-breakdown)的函数关系。时间相关介电击穿(time dependant dielectric breakdown，简称TDDB)的结果可分别由具硅化物顶盖层的导孔结构(线60)、CoWP顶盖层(线62)以及ESL(无顶盖层)(线64)获得。具有硅化物顶盖层(线60)与CoWP顶盖层(线62)的内联机结构比具ESL的内联机结构显然具有较大的TDDB电压。由实验结果显示本实施例具有硅化物顶盖层的等效TDDB寿命比起具ESL(无顶盖层)的内联机结构的寿命高约105倍。进一步的实验数据还显示，当施以电应力(electrical stress)200小时，具硅化物顶盖层的内联机结构尚未发生失效，而具CoWP顶盖层的内联机结构的失效率约为10％，以及具ESL(无顶盖层)的内联机结构的失效率约为30％。因此，就整体的性能(包括导孔电阻与失效率)而论，具硅化物顶盖层的内联机结构比起具金属顶盖层或具ESL的内联机结构更好。
本发明虽以较佳实施例公开如上，然其并非用以限定本发明的范围，任何熟习此项技术者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。
权利要求
1.一种集成电路的内联机结构，包括半导体基底；在该半导体基底上的低介电常数材料层；在该低介电常数材料层中的导体；以及在该导体上的顶盖层，其中该顶盖层包括至少一顶部，其包括金属硅化物/锗化物。
2.如权利要求1所述的集成电路的内联机结构，其特征在于，仅有该顶盖层的该顶部为硅化或锗化。
3.如权利要求1所述的集成电路的内联机结构，其特征在于，该顶盖层为一材料择自下列群组包括硅、锗、钴、镍、钨、钼、钽、硼、铁、磷及上述材料的组合选用。
4.如权利要求1所述的集成电路的内联机结构，还包括在该顶盖层上的导电栓，其特征在于，该导孔与该顶盖层为电性耦合。
5.如权利要求1所述的集成电路的内联机结构，其特征在于，还包括在该低介电常数材料层与该顶盖层的至少部分区域上的介电层，其中该介电层具有大约大于3的介电常数且该介电层为一材料择自下列群组包括SiN、SiC、SiCN、SiCO、碳基材料、CHx、COyHx及上述材料的组合选用；以及在该介电层上的额外的低介电常数材料层。
6.一种镶嵌式结构，包括第一低介电常数材料层；在该第一低介电常数材料层中的开口，其中该开口自该第一低介电常数材料层的顶表面延伸至底表面；第一铜结构填入该开口；以及在该第一铜结构上的金属顶盖层，其中该金属顶盖层包括硅化物/锗化物。
7.如权利要求6所述的镶嵌式结构，其特征在于，还包括在该第一低介电常数材料层上的第二介电层；在该第二介电层中的导孔结构，其中该导孔的底部表面与该金属顶盖层接触；以及在该导孔结构中以及在该第二介电层中的第二铜结构。
8.如权利要求7所述的镶嵌式结构，其特征在于，还包括在该第二铜结构上的额外的金属顶盖层，其中该额外的金属顶盖层包括硅化物/锗化物。
9.一半导体结构，包括半导体基底；在该半导体基底上的低介电常数材料层；在该低介电常数材料层中的导体；在该导体上的一顶盖层，其中该顶盖层包括至少一顶部，其包括金属硅化物/锗化物；以及在该低介电常数材料层上的蚀刻停止层。
10.如权利要求9所述的半导体结构，其特征在于，还包括在该低介电常数材料层与该蚀刻停止层之间的化学机械研磨停止层。
全文摘要
本发明提供一种集成电路的内联机结构，包括半导体基底；在该半导体基底上的低介电常数材料层；在该低介电常数材料层中的导体；以及在该导体上的顶盖层，其中该顶盖层包括至少一顶部，其包括金属硅化物/锗化物。本发明借由在铜导线的顶部上形成硅化物/锗化物层，使得内联机结构整体的电阻率及可靠度得以提升。
文档编号H01L23/532GK101051631SQ200710087828
公开日2007年10月10日 申请日期2007年3月19日 优先权日2006年4月4日
发明者余振华, 卢永诚, 张惠林, 沈定宇, 蔡宏骏 申请人:台湾积体电路制造股份有限公司