专利名称：半导体记忆装置的制作方法
技术领域：
本发明涉及随机存取储存器等的半导体记忆装置，特别是连接在动态型储存元件上的位线，以读出放大序列为中心左右各延伸一个交差点(开敞式位线型)的半导体记忆装置。
背景技术：
迄今为止，做为半导体记忆装置，如日本国特开昭59-2365号公报及特开2001-118999号公报。这些公报的技术，都是以由一个晶体管和单电容制成的动态型储存元件、字线、位线构成的，同时，构成互补位线对的两条位线以读出放大列为中心各自左右延伸一个交点方式(开敞位线型)的动态型RAM为对象的。
上述第一公报中，在利用以MOS电容为信息记忆电容的情况下，在由于周围电路的操作而引起电源电压变动的时候，为了消除这个变动无法传给以读出放大列为界的左右分割为两部分的板式电极全体的情况，在每个板式电极中，将和板式电极复数点联接的第一配线平行于位线的同方向配置的同时，将与各个板式电极联接的上述各个第一配线用第二配线联接，采用将这个第二配线的中央部分通过第三配线和周围电路的电源线相联的构配对应于周围电路的电位发生变化的时候，均一化全体板式电极的电位。
另一方面，在上述第二公报中，信息记忆电容为COB(Capacitor OverBit-line)型电容、或者是信息记忆电容的一个电极是在层间绝缘膜孔的内壁上被制成的圆柱状电极时，为减轻以位线和板式电极之间存在的寄生电容为起因的板式杂音，以读出放大列为中心设置在其左右两侧的复数个动态型储存元件的电容的共同板式电极相互联接。
近年，将逻辑电路和动态型RAM混合制造在一个晶片上的DRAM混装LSI制品很盛行，但是，上述DRAM混装LSI上装配了的动态型RAM储存器电容，是比通用DRAM电容小，可望获得与标准CMOS同等的晶体管特性和降低成本。为此，利用了由标准CMOS制造工序可能制造的平整型储存元件的混装动态型RAM是有效果的。还有，为减小动态型RAM的尺寸，希望操作方式最好为单节点方式(开敞位线型)。
然而，有关单节点方式的动态型RAM，本申请的发明者们详细讨论了干涉杂音后，近年的微小化工序中，相邻的位线之间的干涉杂音为主要原因，判明了即便是在板式电极上也存在着无法忽视的杂音。为了减小这个板式杂音，即便是利用上述第一第二公报所记载的技术来安定板式电极电位，也还是不够充分的。并且，对于相邻位线之间的杂音未起到作用。还有，任何一个公报中，因为板式电极的制造工序都是与晶体管的栅电极制造工序非为同一工序，所以，制造工序多，有增大晶片成本的缺点。
以下，用图15及图16说明有关由于相邻位线之间的杂音储存器阵列的操作余量(margin)的恶化。
如图15所示，在读出放大列的左右的每个储存器阵列MATA、MATB在所配置的单节点方式的储存器阵列中，相邻位线之间存在着寄生电容。做为一个例子，说明选择储存器阵MATA的字线WL0A，进行从储存元件MC读出数据的操作，位线BL1上读出高电平，其他的位线BL0、BL2～BLn读出低电平的情况。
这种情况下，因为与位线BL1相邻的位线BL0和BL2的数据为反相数据，位线BL1通过相邻位线之间的寄生电容Cbs01A、Cbs12A接受耦合杂音，在这个位线BL1上显示的读出电位变小。另一方面，参照电位的储存器阵列MATB一侧的位线NBL0～NBLn的电位没有变动。因此，在根据读出放大的放大操作的开始时刻，各个互补位线之间的电位差，互补位线对(BL1、NBL1)的读出电位差，比其他的互补位线对的小。这种状态下，根据读出放大进行放大操作的话，因为位线BL1的高电平的读出余量小，在读出放大的平衡被破坏的情况下，数据被错误放大的情况就会发生。
进一步讲，在位线BL1的高电平信号小，其他的位线BL0、BL2～BLn的低电平信号大的状态下进行放大操作时，位线BL0、BL2～BLn的放大操作的放大速度快，位线BL1的放大操作的速度慢。即使在这个时候，介于位线之间的寄生电容Cbs01A、Cbs12A在位线BL1上产生逆向杂音、还有，在储存器阵MATB一侧也介于寄生电容Cbs01B、Cbs12B在位线NBL1上产生逆相杂音。因为这些杂音更加迟延了互补位线对(BL1、NBL1)的放大速度，互补位线对(BL1、NBL1)的数据被反相，会有误读出的情况。
如此，单节点方式的储存阵列，因为相邻位线之间存在着寄生电容，依赖于从位线读出的数据形式，数据有可能被读错，特别是，既存于储存元件中的信号电荷由于泄漏电流等原因减少的情况下，从位线读出的信号电平就变得更小，误读出得可能性也就变得更高。
还有，迄今为止的动态型RAM中，在读出放大电路大的情况下，集成化程度低，还有，在构成读出放大电路的N沟道型及P沟道型配对晶体管的操作偏差大的情况下，操作不安定，仍然有数据误读出的可能性。
发明内容
本发明的目的是提供，控制位线之间的干涉杂音、板式电极杂音，谋求提高操作余量的单节点式半导体记忆装置。
还有，本发明的其他目的是，在利用平整型储存元件的动态型RAM中，改良读出放大电路附近的平面构成，实现高集成化和操作的安定性。
为了达到上述目的，本发明中，进行了各个位线之间的屏蔽用配线的配置以及尽可能将动态型储存元件的板式电极共同化。
还有，为了达到上述的其他目的，本发明中进行了改变制成位线的配线层用储存阵列和读出放大列以及特别制成构成读出放大电路的配对晶体管的栅电极。
也就是，本发明的半导体记忆装置包括，包括复数条字线；复数条位线，其沿与上述字线交差的方向延伸；动态型储存元件，其配置在上述字线和位线的各个交差点上，具有由一个MOS晶体管形成的传输门及单电容。上述各个动态型储存元件的传输门的一端被连接在上述位线上，另一端被连接在上述电容的储蓄节点上，而栅极被连接在上述字线上；在上述复数条位线中的相邻位线之间，分别配置着屏蔽用第一配线形式，这些屏蔽用第一配线形式沿着上述相邻位线平行的方向延伸，且在上述相邻位线同一配线层上制成。
如上，在本发明中，由于通过配置在相邻位线之间的屏蔽用第一配线形式，相邻位线之间的干涉杂音被大幅度降低，所以可以实现数据读出操作的安定化。
还有，本发明的半导体记忆装置，包括复数条字线；复数条位线，沿与上述字线交差方向延伸；动态型储存元件，其被配置在上述字线和位线的各个交差点上。上述各动态型储存元件，具有由一个MOS晶体管制成的传输门和由储蓄节点及板式电极组成的单电容，并且上述传输门一端被连接在上述位线上，另一端被连接在上述电容的储蓄节点上；栅极被连接在上述字线上；上述字线和上述动态型储存元件的板式电极在同一工序中制成；上述板式电极，在复数动态型储存元件之间制成共同板式电极，该复数动态型储存元件包含连接在共同位线上的动态型储存元件、和这些动态型储存元件的电容和电容相邻配置的其他动态型储存元件。
如上，本发明中，储存阵列中所包含的复数个动态型储存元件的板式电极，由于字线的存在被细致分割，然而，包括连接在共同的字线上的储存元件及相邻与电容的储存元件的多数储存元件之间的板式电极被共同化，形成了共同的板式电极，所以板式电极就被低阻抗化，同时就板式电极的干涉杂音而言可以谋求到操作的安定化。
还有，本发明的半导体集成电路，包括至少一个储存阵列，该储存阵列具有复数条字线、沿与上述字线交差方向延伸的复数条位线、复数个板式电极、配置在上述字线和位线的各个交差点上的动态型储存元件，上述各个动态型储存元件具有由一个MOS晶体管制成的传输门、和包含储蓄节点且与上述板式电极的任何一个连接的单电容，并且上述传输门一端被连接在上述位线上，另一端被连接在上述电容的储蓄节点上，栅极被连接在上述字线上。上述板式电极的每一个，被配置在上述字线之间且平行于字线方向延伸；在上述板式电极的上层的配线层中，配置了与上述板式电极平行且沿其方向延伸的板式电极衬里配线；上述板式电极和板式电极衬里配线的每一个，在同一个储存阵列内的复数点被共同联接。
特别是，本发明的特征为，上述板式电极的衬里配线和上述板式电极，位于复数个储存阵列之间的区域中相互电联接。
如上，本发明中，因为板式电极和配置在它上层的配线层中的板式电极衬里配线之间有复数个联接点，所以这个板式电极的低阻抗化就成为了可能。因此，控制了从板式电极中读出数据时的干涉杂音。而且，板式电极因其配置在字线之间且平行于字线延伸，所以板式电极和字线就可能在同一个工序中制成。
再加上，本发明的半导体装置，为开敞位线型，至少包括第一及第二储存阵列， 该第一及第二储存阵列分别包括复数条字线、复数条位线、和动态型储存元件，该动态型储存元件配置在上述字线和位线的各个交差点上，且具有与上述字线及位线连接的由一个MOS晶体管形成的传输门和包含储蓄节点及板式电极的单电容，上述第一及第二储存阵列沿上述位线方向配置，由上述第一储存阵列的位线和第二储存阵列的位线构成的互补位线对。上述半导体记忆装置还包括复数条全局位线，其相对上述储存阵列被共同配置，且沿上述位线方向延伸；供给板式电位配线，其在上述第一及第二储存阵列之间共同联接上述第一及第二储存阵列内的动态型储存元件的板式电极，位于上述复数全局位线中的被指定的两条全局位线之间，和上述全局位线在同一配线层制成。
如上，在本发明中，因为位于读出放大列左右两侧的两个储存阵列的板式电极由第六配线形式连接，操作时板式电极上产生的杂音均分于两储存阵列之间，板式杂音被减小。
再加上，本发明的半导体记忆装置，其特征为，包括复数条字线，与上述字线交差方向延伸的复数条位线，配置在上述字线和位线的各个交差点上的、由一个MOS晶体管形成的传输门及有单电容器的动态型储存元件。上述动态型储存元件，电容由MOS晶体管构成，传输门配置在偏离字线方向，上述电容的活性区域、有位于上述传输门的相反一侧的部位沿位线方向扩大了的扩大部分，位线有向着上述传输门延伸的突出部分。
如上，本发明中，在被限制了的区域内可以作到尽可能大的确保动态型储存元件的MOS电容的面积。
还有，本发明的半导体记忆装置，为开敞位线型，包括第一及第二储存阵列和读出放大列，该第一及第二储存阵列分别包括复数条字线；沿与上述字线交差方向延伸的复数条位线；和动态型储存元件，其被配置在上述字线和位线的各个交叉点上，且具有与上述字线和位线连接一个MOS晶体管和包含储蓄节点的单电容；该读出放大列配置在上述第一及第二储存阵列之间，放大由上述第一储存阵列的位线和第二储存阵列的位线组成的互补位线对的电位差。上述第一及第二储存阵列内的上述位线被制成在所定层数的配线层内，在上述读出放大列内延伸的位线在与上述所定的层数配线层不同的配线层内制成。
如上，本发明中，在读出放大区域中，因为构成互补位线对的两条位线不仅平行，且它们的配线间隔在读出放大列方向上均等，所以，即使读出放大电路的平面设计变得容易，同时晶片的面积亦可变小。
还有，本发明的半导体记忆装置，为开敞位线型，包括第一及第二储存阵列和读出放大列，该第一及第二储存阵列分别包括复数条字线；沿与上述字线交差方向延伸的复数条位线；和动态型储存元件，其被配置在上述字线和位线的各个交叉点上，且具有与上述字线和位线连接一个MOS晶体管和包含储蓄节点的单电容；该读出放大列配置在上述第一及第二储存阵列之间，放大由上述第一储存阵列的位线和第二储存阵列的位线组成的互补位线对的电位差。在上述电容及上述复数条字线上方的配线层上制成上述复数条位线，对于相邻两组的互补位线对的间距，对应于这两组互补位线对的两组读出放大电路顺着位线方向被配置。
特别是，本发明中的特征是，在对应于两组互补位线对的两组读出放大电路中，构成上述各个读出放大电路的N沟道型配对晶体管相邻配置，P沟道型配对晶体管亦为相邻配置。
如上，本发明中，因为对应于两组互补位线对的两组读出放大电路处于并列于位线方向，读出放大列方向(字线方向)的平面尺寸被缩小。特别是因为本发明中的构成上述两组读出放大电路的N沟道型配对晶体管，P沟道型配对晶体管各自之间均为相邻配置，削减了N沟道型配对晶体管和P沟道型配对晶体管之间的分离区域，位线方向的平面尺寸也被减小。
再加上，本发明的半导体记忆装置，包括放大互补位线对的电压差的读出放大电路；构成上述读出放大电路的P沟道型或者N沟道型的配对晶体管的两个栅电极在同一活性区域中相互平行形成；上述两个栅电极的栅长被设定为上述活性区域的两端部分比中央部分长。
如上，本发明中，因为活性区域和分离区域的分界近旁的沟道区域在阈值电压近旁很难起到做为晶体管的作用，配对晶体管之间的相对偏差被减小，读出放大电路的操作安定性就提高了。
图1(a)表示本发明第1实施例的动态型RAM的概略构成。
图1(b)是储存元件的构成图。
图2表示同一个动态型RAM的子阵的详细构成图。
图3是图2的III-III剖面图。
图4是图2的IV-IV剖面图。
图5是图2的V-V剖面图。
图6是图2的VI-VI剖面图。
图7表示同一个动态型RAM的读出放大列及位于其左右的子阵的电源用配线的平面构成图。
图8表示同一个动态型RAM的储存元件的平面构成图。
图9表示动态型RAM的读出放大电路的平面构成图。
图10表示本发明第2实施例的动态型RAM读出放大电路的平面构成图。
图11表示同一个动态型RAM读出放大电路的其他平面构成图。
图12表示构成迄今为止动态型RAM读出放大电路的配对晶体管的构成图。
图13表示构成本发明第3实施例的动态型RAM读出放大电路的配对晶体管平面的构成图。
图14表示本发明第1实施例的动态型RAM晶片的全体构成图。
图15表示迄今为止的动态型RAM的概略构成图。
图16表示迄今为止的动态型RAM的以杂音混入为原因的数据误读出操作的说明图。
具体实施例方式
以下，参照
本发明最好的实施例。
(实施例1)图14表示本发明第1实施例的动态型RAM晶片的全体概略构成图。
同图中，10是构成动态型RAM的储存晶片，在这个储存晶片10中，1是配置在图左端的储存器控制电路方块，2是上述储存器控制电路方块1的配置在图中右侧的导线及光频放大器和列选择电路方块，3是中央部的储存晶片10被沿长方向配置的低频译码器及字线驱动电路方块，4是配置在图的右端的内部电源发生电路方块，5是上述低频译码器及字线驱动电路方块3的图中上方及下方两分割配置的储存器方块。
上述的各个储存器方块5，有沿储存晶片10的长方向配置了的十六个存储器阵列6。上述存储器阵列6，如扩大图所示，由在储存器晶片10的短方向上配置的两列存储晶片阵列(以下称其为子阵)8，配置在同一行的两个子阵8之间的的读出放大列7，设置在上下子阵8之间的字线衬里区域9组成。构成上述读出放大列7的各个读出放大电路的是包含着CMOS型门闩电路构成。本实施例的动态型RAM，是由以上述读出放大列7为中心的向左延伸的位线及向右延伸的位线所组成的互补位线对所构成的。也就是所谓的单交点方式(开敞位线方式)的构成。
在上述的储存器方块5上，制成贯通各个存储列6延伸的复数个全局位线(图中未示)，这些各个全局位线，由在各个存储器阵列6中的接通方法(图中未示)，和各个存储器阵列6选择连接。在上述导线及光频放大器和列选择电路方块2上，图中未示，包含选择上述全局位线的列选择电路，对由上述列选择电路所选择的全局位线对进行放大操作的导放大电路，和对上述全局位线对进行数据写入操作的光频放大电路。还有，在上述内部电源发生电路方块4上，图中未示，包括降压电路，板式电极电位发生电路，和位线予充电电位发生电路。
在扩大图所示的一个子阵8中，设置了字线32条，冗长字线1条，以及与它们交叉且延长的位线32条，在这些字线和位线的交点上，联接了由一个晶体管和单电容构成的动态型储存元件。因为在一个子阵8内设置了32条字线和32条位线，储存元件数就为32×32＝1024个。因为在各个存储器阵列6上，设置了64个子阵8，还因为在位线方向设置了16个存储器阵列6，所以，记忆电容就变成了1024×64×16＝1M。又因为储存器方块5在上下设置了两个，全体就变成了拥有1M×2＝2M位的记忆电容。
图1(a)表示在图14中扩大图所表示的两个子阵8及配置在它们之间的读出放大列7的具体构成。
在图1(a)中，MATA是位于读出放大列7左侧的子阵，MATB是位于其右侧的子阵，WL0A～WlnA及WL0B～WLnB是各个字线，BL0～BLn及NBL0～NBLn是位线，由同一列一对位线(BL0、NBL0)～(BLn、NBLn)构成互补位线。MC是由一个晶体管和单电容组成的动态型储存元件，SA0～San是读出放大电路包含CMOS型门闩电路。还有，PLT是上述储存元件MC的公共板式电极，包括被连接在一条字线(例如WL0A)上的复数个储存元件MC，与这些储存元件和电容相邻连接的其他复数个储存元件MC(在图1(a)中是连接在字线WL1A上的复数个储存元件MC)而制成的复数个储存元件MC之间共同电极。WLDA及WLDB是字线的驱动电路。读出放大列7具有复数个读出放大电路SA0～SAn。
并且，在图1(a)中，SLD是区别于各个子阵MATA、MATB，相邻连接的位线BL0～BLn之间，以及分别配置在各个相邻连接位线之间的多条第一配线形式。在这个第一配线形式上，电源电位VDD做为固定电源被提供。位线BL0～BLn、NBL0～NBLn制成在第一层金属配线层上，上述第一配线形式也和上述位线BL0～BLn、NBL0～NBLn制成在同一层配线层上。Cbs表示上述位线BL0～BLn、NBL0～NBLn和上述第一配线形式SLD之间的寄生电容。
本实施例中，如上所述，在子阵MATA内相邻连接的BL0～BLn之间，以及子阵MATB内相邻连接的位线NBL0～NBLn之间，设置了与这些位线制成在同一配线层上的第一配线形式，这个第一配线形式SLD的电位被设定为固定电位VDD。因此，在从储存元件MC向互补位线对读出记忆信息时，或是对应于读出到位线的微小电位差在读出放大电路SA0～SAn中放大时，因为这些第一配线形式SLD可提供屏蔽线的机能，就可以大幅度降低介于相邻连接位线之间的寄生电容而产生的混入数据读出时的杂音杂音，可使数据读出操作更加安定。
上述储存元件MC的电路图表示在图1(b)中。同图1(b)中，Q1是由P沟道型MOS晶体管制成的传输门，Q2同样是用P沟道型MOS晶体管构成的电容器，形成了并行平板型储存元件。在图1(b)中例举了P沟道型MOS晶体管构成的传输门Q1和电容Q2，但是这些元件Q1、Q2亦可以用N沟道型MOS晶体管构成。WL是字线，BL是位线，上述字线联接于传输门Q1的栅极，位线BL联接于传输门Q1的源极或是漏极中的一个，传输门Q1的源极或漏极的另一端联接于MOS电容Q2的储蓄节点N，MOS电容Q2的板式电极P联接于上述共同电极的共同板式电极PLT。
图2表示上下并列的两个子阵MATA，位于这两个子阵之间的字线衬里区域JT的更详细构成。在同图的子阵MATA中，BL0～BL7是在第一层的金属配线层上制成的位线。SAsect0及SAsect1是读出放大列，WL是用集成硅制成的字线，WLMT是在第二层金属配线层上制成的字线的衬里配线，PLT是共同板式电极，由集成硅配线制成的同时，是共同了一条字线WL所连接的复数个储存元件MC和与这些储存元件相邻连接的其他复数个储存元件MC共同化的板式电极。
还有，PLAMT是在第二层金属配线层上制成的板式电极衬里配线，SLDM是上述第一配线形式，在第一层金属配线上制成的同时，也位于相邻连接的位线BL0～BL7之间。SLDM2是在第二层金属配线层上制成的第二配线形式，是与上述第一配线形式SLDM1交叉并沿字线WL的延伸方向配置的。在各个交叉点，通过以下叙述的接点VIA1(图中用黑圆点表示)共同连接在第一配线形式上。做为固定电源的电源电位VDD被提供给第二配线形式SLDM2，这个电源电位VDD是经过第二配线形式SLDM2提供给第一配线形式SLDM1。JT是字线衬里区域，是在连接字线WL和字线衬里配线WLMT的同时，又是为连接共同板式电极和板式电极衬里配线PLTMT的区域。还有，图中黑圆点所表示的VIA1是连接第一层的金属配线和第二层金属配线的接点，图中×表示的CW是连接第一层的配线和集成硅及活性区域的接点。
本实施例中，上述第一配线形式SLDM1，平行于位线BL0～BL7且和这些位线制成在同一配线层中。在子阵MATA的左右端部通过接点CW与子阵MATA的基板相连。还有，上述第二配线形式SLDM2，与字线的衬里配线WLMT制成在同一配线层上且平行于这些字线的衬里配线WLMT而配置。
图3是上述图2的子阵MATA中的III-III线的剖面图。图4是字线衬里区域JT中的IV-IV线的剖面图。图3中，为使被共同化了的复数个储存元件MC的共同板式电极PLT能位于相邻的两条字线WL之间且平行于这些字线延伸，在制成字线WL的同一工序中制成第一层集成硅层。还有，第一配线形式SLDM1，在和第二配线形式SLDM2的交点上，通过连接第一层金属配线和第二层金属配线的接点VIA1连接，同时通过在左右端部连接这个第一配线形式SLDM1和活性区域n+的接点CW提供给基板NEWLL固定电位VDD。还有，在第一配线形式的上方制成第二配线形式，在这个配线层中，位于一个子阵8内的共同板式电极PLT上方的部位制成板式电极衬里配线(第四配线形式)PLTMT。在上述第二层配线层中，以这个板式电极衬里配线为中心，在其相邻的左右字线衬里配线WLMT以平行于板式电极PLTMT延伸的形式被制成，还有，相邻于这个字线衬里配线(行选择信号配线)WLMT的左右制成上述第二配线形式SLDM2。因此，从图3可以明确，板式电极衬里配线(第四配线形式)PLTMT位于其左右两条字线衬里配线WLMT之间。
因此，如从图2可以明白一样，在任意的四条字线衬里配线WLMT周围，左侧的两条字线衬里配线(行选择信号配线)WLMT、WLMT之间配置了板式电极衬里配线(第四配线形式)PLTMT。中央的两条字线衬里配线WLMT、WLMT之间配置了第二配线形式SLDM2，和配置在右侧两条字线衬里配线WLMT、WLMT之间的板式电极配线PLTMT有关。也就是说，在每相邻两条字线衬里配线WLMT、WLMT之间，每一个都交叉配置着第二配线形式SLDM2和板式电极衬里配线PLTMT。因此，第二配线形式SLDM2，在每两条字线衬里配线，这两条相邻的两条字线衬里配线之间配置一条，板式电极衬里配线PLTMT也在每两条字线衬里配线配置一条。
图4中，在字线衬里区域JT上，板式电极衬里配线PLTMT连接在位于接点VIA1及接点CW直下方的共同板式电极PLT上。还有，字线衬里配线WLMT，通过接点VIA1进入第一层配线层后，为避开共同板式电极PLT的两端弯曲了左端或是右端，再通过接点CW与集成硅层的字线WL相连。
图5是图2的共同板式电极PLT中的V-V线的剖面图。图6是上述第二配线形式SLDM2中的VI-VI线的剖面图。图5中，子储存区域上的第一层金属配线层上复数条位线BL和上述第一配线形式SLDM1交替制成。在第二层的金属配线层上制成了板式电极衬里配线PLTMT，这个衬里配线PLTMT在字线衬里区域JT上通过接点VIA1及接点CW与集成硅层的共同板式电极PLT相连。还有，图6中，子储存区域，则是由在第一层金属配线层中的复数位线BL和第一配线形式SLDM1交替构成。还有，在第二层金属配线层上制成的第二配线形式SLDM2，在和第一配线形式SLDM1的交点上通过接点VIA1和这个第一配线形式SLDM1相连。且，图3～图6中，省略了有关储存元件及电容的断面构造说明。
通过以上的说明和图2、图3及图6可以知道，因为第一配线形式SLDM1和第二配线形式以网状配置，将固定电位VDD从第二配线形式SLDM2提供给第一配线形式SLDM1，所以可以将固定电位VDD在低阻抗的情况下提供给第一配线形式SLDM1。因此，在相邻的位线BL之间制成的这个第一配线形式SLDM1的屏蔽机能可以更安定的发挥。
并且，如图2及图3所表示的一样，因为将上述第一配线形式SLDM1的固定电位VDD也提供给基板NWELL，使基板电位和第一配线形式SLDM1的固定电位相同，所以也可谋求到基板电位的安定化。
还有，如本实施例的方法，在字线WL和共同板式电极PLT在同一制造工序中同在集成硅层上制成的构造的储存元件中，共同板式电极PLT由于位于其左右的字线WL在同一个储存器阵列MATA中被分段，微小化，所以这个被微小化了的共同板式电极PLT的电阻值就会变高。但在本实施例中，在共同板式电极PLT的上层(与字线衬里配线WLMT及上述第二配线形式SLDM2同一配线层)中，制成了板式电极衬里配线(第四配线形式)PLTMT，因为这个板式电极衬里配线PLTMT在各个字线衬里区域中通过接点VIA1、CW与集成硅层的共同板式电极共同连接，所以共同板式电极PLT的低阻抗化就变成了可能。因此，在从共同板式电极PLT中读出数据时控制杂音杂音，可以谋求数据读出操作的安定化。
在加上，根据图4可知，因为是在字线衬里配线WLMT的左右配置板式电极衬里配线PLTMT和第二配线形式的构造，可以降低两条字线WL的杂音杂音，所以可以谋求数据读出的安定化。
在本实施例中，所使用的是如图1(b)所示的用平板型(并行平板型)MOS电容的储存元件。这个平板型储存元件，相对于使用如层叠型电容或是槽(trench)型电容似的立体型电容的储存元件来讲，储存元件面积大，构造单纯。为此，位线间距和字线间距被缓和，对于CMOS工序来讲没有必要增加特别的制造工序。因此，在使用平板型储存元件的情况下，特别是取得现在所述的构成变得容易，应和操作安定性的制造成本的降低就成为了可能。
且，本实施例中，在集成硅层上制成了字线WL及共同板式电极PLT，但是，使用以集成硅和钨的叠层构造为代表的构造也是可以的，只是要在同一制造工序中制成字线和板式电极即可。还有，在本实施例中，在第一金属配线层上制成位线BL及第一配线形式SLDM1，但是也可以用其他的配线材料和把它们制成在其他配线层上，只是要在同一制造工序中制成字线和第一配线形式SLDM1即可。
图7，是表示本实施例的动态型RAM中供电方法的一种，也表示电源供给用金属配线层的构成。
在同图中，BL0～BL5及NBL0～NBL5是位线，都制成在第一层金属配线层中，同时，同一行的位线(BL0、NBL0)～(BL5、NBL5)构成互补位线对。MBL0～MBL3是和上述位线BL0～BL5、NBL0～NBL5同一方向延伸且贯通各个存储阵列6的全局位线，制成在第三层金属配线层上，在各个存储阵列6内的读出放大区域中通过所定的接通方法(图中未示)有选择的连接在哪个位线上。
还有，SLDM1是配置在，相邻位线BL0～BL5之间，及相邻位线NBL0～NBL5之间的第一配线形式，在第一层金属配线层中被分段成所规定的长度而制成。这些第一配线形式SLDM1被分段的理由在以后叙述(在图8中说明)。SLDM2是与上述第一配线形式SLDM1交叉制成的第二配线形式，制成在第二金属配线层上，制成等间距复数条的同时，在和上述第一配线形式SLDM1的交叉点上通过接点VIA1(图中的黑圆点所示)和第一接线形式SLDM1相连。还有，在这个第二配线形式中，如下面所述被提供固定电位VDD的同时，在字线衬里区域JT中通过接点VIA1与储存器阵列6的基板相连，安定化这个基板电位。
还有，SLDM3是第三配线形式，制成在第三层金属配线层上，和上述全体位线MBL0～MBL3同方向(位线方向)且在同一配线层上平行延伸，在和上述第二配线形式SLDM2的各个交点上通过接点VIA2(图中的×所示)和第二接线形式的SLDM2连接。还有，这个第三配线形式SLDM3，以夹在所定的两条全局位线(同图中MBL2和MBL3)之间制成一条的方式，做为全体在以等间距制成复数条的同时，将储存器阵列6的区域贯通图7中的横方向上的各个子阵8及读出放大7，使其到达图14中所示的连接在内部电源发生电路方块4上的电源配线VBP、VCP、VDD、VSS的配置区域。并且，在这个配置区域及各个读出放大列7中，各个第三配线形式SLDM3，通过接点VIA3(图中△所示)共同连接于电源配线VDD，从内部电源发生电路方块4的电源配线VDD接受电源，在将这个接受了的固定电位共同供给读出放大列7的各个读出放大电路SA0～SAn的同时，经过各个第二配线形式SLDM2共同供给第一配线形式SLDM1。且，将第三配线形式SLDM3共同连接于内部电源发生电路方块4的接地配线VSS及读出放大电路SA0～SAn的接地配线，将接地电位(固定电位)提供给第一配线形式亦可。
如此，第一配线形式的固定电源(电源电位VDD)的提供是由拥有第二及第三配线形式SLDM2、SLDM3的三层构造而形成，在第一及第二配线层中这些第一及第二的配线形式SLDM1、SLDM2被制成多数条，形成了在这些配线层之间的相互网状交叉的多重网眼构造。因此，通过这样的构造提供固定电位VDD，在包括读出放大列7的存储器列阵6的全区域上将固定电位VDD均匀且低阻抗地提供给第一配线形式成为可能，其结果，因为可以有效地降低在存储器列阵6内的数据读出及写入操作中的相邻位线之间的杂音杂音，所以减少了对位置的依赖且安定的操作成为可能。
接下来，说明有关图7的内容。同图中，PLTMT是板式电极衬里配线(第四配线形式)，是为供给图1(b)的储存元件的板式电极P板式电极电位VC P的配线，在子阵8的第二层金属配线层制成的同时沿交叉于全局位线MBL0～MBL3的方向延伸。
还有，图7中，PLTMT2是板式电极电位VCP供给配线(第五配线形式)，在与上述板式电极衬里配线PLTMT的交叉方向，即位线方向延伸，与全局位线MBL0～MBL3同一方向及同一配线层(第三金属配线层)上制成。上述第五配线形式PLTMT2，在位线衬里区域JT中，和以读出放大列7为中心在其两侧配置的子阵8的各个板式电极衬里配线PLTMT的交点上通过接点VIA2(图中×所示)连接。
还有，上述第五配线形式PLTMT2，以夹在两条全局位线(图7中的MBL3和与其相邻的图中未示的全局位线)的方式配置，全体则是被制成等间距的复数条，以一个字线衬里区域JT和与其相邻的一个子阵8为一个单位，在这个一个单位的区域内至少配置一条。因此，由于对应于复数条板式电极衬里配线(第四配线形式)PLTMT有复数条第五配线形式PLTMT2呈交叉状配置，所以供给两子阵MATA、MATB的各个共同板式电极PLT的板式电极电位VCP的构成是网状。这些第五的配线形式PLTMT2延伸到贯通各子阵8的区域的，连接内部电源发生电路方块4的电源配线的配置区域，将这个电源方块4中生成的板式电极电位VCP通过电源配线(用同符号VCP表示)供给板式电极衬里配线PLTMT。这个板式电极衬里配线PLTMT，如图2所表示的，在各个字线衬里区域JT中供给共同板式电极PLT板式电极电位VCP。
如此，在本实施例中，复数条的第五配线形式PLTMT2，联接着以读出放大为中心配置在其两侧的子阵8的复数条板式电极衬里配线(第四配线形式)PLTMT，因为各个子阵8的共同板式电极PLT低阻抗连接，所以，可使操作时共同板式电极PLT发生的杂音杂音均等。还因为各个子阵8的共同板式电极PLT低阻抗连接，对于在操作一侧的子阵8的共同电极PLT上发生的杂音杂音，其他的子阵8的共同板式电极PLT做为平滑电容而作用，所以共同板式电极PLT上发生的杂音进一步可以降低，可进一步谋求操作的安定化。
还有，图7中，BP是位线予充电电位的供给线，VSSL是接地电位供给线，这些供给线BP、VSSL都沿全局位线MBL0～MBL3同一方向延伸，且在同一配线层(第三金属配线层)上制成复数条。还有，这些供给线BP、VSSL，都是被两条全局位线夹着的方式配置的，同时在各个子阵8内按所定的间距配置，两个字线衬里区域JT、JT之间至少包含一条以上的配置。上述位线予充电电位供给线BP及接地电位供给线VSSL，到达贯通各个子阵8及读出放大列7连接在内部电源发生电路方块4的电源配线的配置区域，从这个电路方块4接受位线予充电电位VCP及接地电位V SS。
且，在本实施例中说明了有关位线衬里构造的动态型RAM，但即便是具有子位线和总位线的阶层位线构造的动态型RAM，同样可以适用是当然的。也就是在字线的衬里构造中，位于子阵8之间的区域是字线衬里区域JT，而阶层字线构造的动态型RAM中，尽管没有图示，位于子阵8之间的区域就成为子位线驱动电路区域。还有，本实施例已经叙述了的字线衬里构造的动态型RAM中，为有选择活性化字线中的任何一条的行选择信号配线作了字线衬里配线WLMT，但阶层位线构造的动态型RAM中，行选择信号配线相当于总字线。
(储存元件的具体构成)图8表示本实施例的包括动态型RAM的储存元件MC的具体平面构成。
在同图中，WL是字线，BL是位线，PLT是共同板式电极，SLDM1是配置在相邻位线BL、BL之间的第一配线形式，都与位线BL制成在相同的第一层金属配线层上。SLDM2是第二配线形式，制成在第二金属配线层上。MC，如图1(b)所示，由一个MOS晶体管的传输门Q1和一个MOS晶体管构成的MOS电容Q2所组成的储存元件。将这个储存元件以排列的方式配置的情况时，如图8所示，是以在位线方向配置四个，字线方向配置两个的共计八个为一个单位。
还有，在图8中，OD是上述储存元件MC的活性区域，这个活性区域OD和字线WL重合的部分形成了做为传输门Q1的部分。还有，这个活性区域OD和共同板式电极PLT重合的部分形成了做为MOS电容Q2的部分。VIA1是连接上述第一配线形式SLDM1和第二配线形式SLDM2的接点。如从图8可知道的一样，上述共同板式电极PLT是共同包括连接在一条共同字线WL上的储存元件MC及其相邻的储存元件的复数个储存元件的。
在本实施例中，为了在限定的区域内尽可能增大MOS电容Q2的面积，采用了如下的构成。接下来，以位于图的左下的粗线所围的储存元件为例加以说明。这个储存元件MC，具有将共同板式电极PLT的下半部分的区域沿图中向右方向的位线方向突出的扩大部分in，也就是构成引出型(高低形状)的MOS电容Q2。为了配合这个共同板式电极PLT的突出形状，在它近旁配置的字线WL也沿突出部分的图中右方向弯曲。如此配合共同板式电极PLT的突出形状，传输门Q1的位置，就不在位线BL的直下方，设定在图中上侧的偏离字线方向的位置，于此同时，连接在这个传输门Q1的位线BL也制成向着传输门Q1向图中上侧延伸的突出部分ex，在这个突出部分ex的先端的近旁制成接点CW，通过这个接点CW连接着上述突出部分ex和传输门Q1。还有，为了不是上述位线的突出部分ex和第一配线形式SLDM1不短路，第一配线形式SLDM1在位线的突出部分ex和传输门Q1的连接部分，即接点CW附近制成为断离构造。
位于图中左下方的储存元件MC(R0)的右侧的储存元件MC(M0)是储存元件MC(R0)的左右对称储存元件，位于图中储存元件MC(M0)的右侧的储存元件MC(M180)是储存元件MC(R0)的上下对称储存元件，位于图中储存元件MC(M180)的右侧的储存元件MC(R180)是储存元件MC(R0)的上下对称储存元件。与这个位线BL方向同一列的四个储存元件MC(R0)、MC(M0)、MC(M180)和MC(R180)做为局部单位，在位线方向上配置了与上述局部单位的储存元件上下对称的另外四个局部单位储存元件。
如以上的储存元件MC的配置，在本实施例中，可以在用小面积大的MOS电容Q2的同时，有效地构成具有对于位线干涉杂音的屏蔽效果的第一配线形式SLDM1也成为了可能。因此，可以得到谋求到缩小晶片尺寸和安定性两立的动态型RAM。
(实施例2)接下来说明本发明的第2实施例的半导体记忆装置。本实施例是关于改良动态型RAM中的读出放大电路及平面构成的例子。
首先，在说明本实施例前，先说明图9的平面构成。在同图中，BL0、BL1、NBL0和NBL1每个都是位线，位线BL0和NBL0构成互补位线对，BL1和NBL1亦构成位线对。这些位线BL0、BL1、NBL0和NBL1制成在子阵8区域和读出放大区域双方的同一金属配线层(第一层金属配线层)中。
还有，NSA0、NSA1、PSA0和PSA1，每对都是制成在读出放大电路(COMS型门闩电路)内配对晶体管。各个位线对(BL0、NBL0)、(BL1、NBL1)中，一组位线BL0、BL1和另一组位线NBL0、NBL1以上述配对晶体管NSA0、NSA1、PSA0和PSA1为中心相反配置且反向延伸，构成单交点式(开敞位线式)的储存阵列。
图9中，相邻配置构成一组位线对(BL0、NBL0)用读出放大电路的N沟道型配对晶体管NSA0及P沟道型配对晶体管PSA0，也相邻配置构成另一组位线对(BL1、NBL1)用读出放大电路的N沟道型配对晶体管NSA1及P沟道型配对晶体管PSA1，构成互补位线对的各个BL0、NBL0及BL1、NBL1的配线长大致相同。
因此，图9中，对于两对互补位线两组读出放大电路被分割成两列而配置，而实际上各个位线间距中可以构成一个读出放大电路，也可以缩小读出放大电路平面面积。还有，因为可以均等保持构成互补位线对的两条位线之间的电容负荷的均衡，操作的安定化就成为可能。
其次，基于图10说明本实施例的半导体记忆装置。
同图所示的读出放大电路的平面构成中，位线BL0、BL1、NBL0和NBL1为，在子阵(储存阵列)区域中制成在第一层金属配线层上，在读出放大区域中的延伸部分则制成在不同于第一层的第二层金属配线层上的构成。还有，在子阵区域中，图10右侧的子阵区域中的第奇数个(同图中是第1个)的位线NBL0和图10左侧的子阵区域的第偶数个(同图中是第0个)的位线BL0构成互补位线对，图10右侧的子阵区域中的第偶数个(同图中是第0个)的位线NBL1和图10左侧的子阵区域的第奇数个(同图中是第1个)的位线BL1构成互补位线对。这些互补位线对中，每一对，构成这一对的两条位线(BL0、NBL0)、(BL1、NBL1)之间的配线长和配线宽都是同等的。
还有，在读出放大区域中，构成一组位线对(BL0、NBL0)用读出放大电路的N沟道型配对晶体管NSA0及P沟道型配对晶体管PSA0和，构成另一组位线对(BL1、NBL1)用读出放大电路的N沟道型配对晶体管NSA1及P沟道型配对晶体管PSA1，并列配置在在这两组互补位线对的同一间距和位线方向上。还有，这两组读出放大电路中，N沟道型配对晶体管NSA0和NSA1相邻集中配置在一个地方，P沟道型配对晶体管PSA0和PSA1也相邻集中配置在一个地方。且在图10中，×符号表示连接第一及第二层的接点。
因此，本实施例中，因为能够制成互补位线对的两条位线(BL0、NBL0)、(BL1、NBL1)之间的配线长和配线宽的均等构成，在可以均等保持电容负荷均衡的同时，在读出放大区域上位线BL0、NBL0、BL1和NBL1相互平行且配线间距均等，所以读出放大电路的平面就变得容易了。
还有，因为可以将构成两组CMOS型门闩的四个配对晶体管NSA0、PSA0、NSA1和PSA1沿位线方向一直线排列，可以将阵列状配置的读出放大电路的间距做成第二层配线间距的四倍，减小字线方向的平面尺寸就可能了。
在加上，因为可以将两组CMOS型门闩电路的N沟道型配对晶体管NSA0、NSA1，P沟道型配对晶体管PSA0、PSA1的各自集中配置在一个区域上，所以可以削减N沟道型配对晶体管和P沟道型配对晶体管的分离区域，在位线方向上也可以削减平面尺寸。
图11表示上述图10所表示了的读出放大电路的平面构成上追加了全局位线的构成图。
同图中，MBL0和MBL1是全局位线，贯通各个子阵8，制成在第三层配线层上。位线BL0、NBL0、BL1和NBL1各自制成在读出放大区域的第二层配线层及子阵区域的第一层配线层上。图11中左侧的子阵区域第偶数个(同图中0号)位线BL0和图11中右侧的子阵区域的第奇数个(同图中的1号)位线NBL0形成位线对，图11中左侧的子阵区域第奇数个(同图中1号)位线BL1和图11中右侧的子阵区域的第偶数个(同图中的0号)位线NBL0形成另外的位线对。
还有，在图11中，SG0是将位线对(BL0、NBL0)连接在全局位线MBL0、MBL1上的开关电路，SG1是将位线对(BL1、NBL1)连接在全局位线MBL0、MBL1上的开关电路。上述开关电路SG0配置在图中读出放大区域左侧延伸的位线BL0、BL1的右侧，上述开关电路SG1配置在图中读出放大区域右侧延伸的位线NBL0、NBL1的左侧。通过这两个开关电路SG0、SG1，两组互补位线对中的任何一组都可以有选择地连接于全局位线MBL0、MBL1。
一般的，在开关电路SG0、SG1上，为将位线连接在全局位线MBL0、MBL1上，在开关电路SG0、SG1的全局位线一侧的位线和其他接点的第二层配线层就变得有必要了，但是，因为在读出放大区域中的第二层配线层做为位线BL0、BL1、NBL0和NBL1的配线层被使用，所以无法在读出放大区域配置这些开关电路SG0、SG1。在这个读出放大区域中互补位线对为相邻配置的情况时，配置这个互补位线对用的开关电路时，就必须将这个开关电路分割配置在读出放大区域的两侧，平面效率变坏。但在本实施例中，在位线BL0、BL1的右端一处配置了整个开关电路SG0，在其他的位线NBL0、NBL1的左端一处配置了整个开关电路SG1。因此，同样将对应于各个互补位线对(BL0、NBL0)、(BL1、NBL1)的开关电路SG0、SG1的每一个平面配置在同一区域中，所以，平面面积的缩小就成为可能。
(实施例3)接下来，基于图13说明本发明的实施例。本实施例是关于读出放大电路的门闩电路的改良的。
首先，说明迄今为止的构成。图12是构成读出放大电路的门闩电路的配对晶体管的迄今为止的一般概略平面图。同图中，OD是活性话区域，Q1及Q2是门闩电路中配对的晶体管，BL及NBL是互补位线对，S是上述配对晶体管的源区。一组位线BL和一个晶体管Q1的栅极和另一个晶体管Q2的漏极相连，另一组位线NBL和另一组晶体管Q2的栅极和一组晶体管Q1的漏极相连。配对晶体管Q1、Q2，其栅电极G1、G2在同一活性区域OD内相互平行配置，同时，将共同的源电极S以中心点对称配置。在此，活性化区域OD上，上述配对晶体管Q1、Q2的栅极G1、G2的栅长L1为同一长度。
在近年的细微化工序中，上述迄今为止的构成中，晶体管Q1、Q2的栅长及栅宽设定为小值时，上述配对晶体管Q1、Q2的阈值电压的相对偏差就变得明显。若这个配对晶体管Q1、Q2的阈值电压的相对偏差变大，放大位线数10mv的微小电位的读出放大电路的操作余量就会变少，就会引起数据的误读出的情况。
图13表示为解决本课题的读出放大电路的平面的实施例。同图中，各个构成要素与表示上述例的图12相同，但是，晶体管Q1、Q2的活性区域OD中的相互平行延伸的栅电极G1、G2，配对晶体管Q1、Q2的活性区域和分离区域界线附近的(活性区域OD的两端部分)栅电极L2设定为比中央部分附近的栅电极L1长(L1＞L1)。本实施例中，设定为L2＞2·L1。还有，伴随着这种构成，晶体管Q1、Q2以共同源极S为中心并以字线及位线方向为对称的构成。
因此，在本实施例中奏效了以下的作用。也就是，在活性区域OD和分离区域的分界附近，由于加工的偏差及注入离子浓度的偏差等的原因生成阈值电压的相对偏差，但是，因为活性区域OD和分离区域的分界附近的栅长L2长，所以在这附近的沟道区域在阈值电压近旁做为晶体管的作用就变得困难了。其结果，因为降低了配对电极Q1、Q2的相对偏差，所以放大微小电位差的读出放大电路的安定性就可以大幅度地提高。
权利要求
1.一种半导体记忆装置，包括放大互补位线对的电压差的读出放大电路；构成上述读出放大电路的P沟道型或者N沟道型的配对晶体管的两个栅电极在同一活性区域中相互平行形成；上述两个栅电极的栅长被设定为上述活性区域的两端部分比中央部分长。
2.根据权利要求1所述的半导体记忆装置，其特征在于，上述两个栅电极的栅长均为上述活性区域两端部分的栅长比中央部分的栅长的两倍长度还长。
3.根据权利要求1所述的半导体记忆装置，其特征在于，上述配对晶体管与公共的源电极连接。
4.根据权利要求3所述的半导体记忆装置，其特征在于，上述配对晶体管以上述源电极为中心对称构成。
全文摘要
一种半导体记忆装置，包括放大互补位线对的电压差的读出放大电路；构成上述读出放大电路的P沟道型或者N沟道型的配对晶体管的两个栅电极在同一活性区域中相互平行形成；上述两个栅电极的栅长被设定为上述活性区域的两端部分比中央部分长。
文档编号H01L23/522GK101042927SQ20071009164
公开日2007年9月26日 申请日期2002年11月20日 优先权日2001年11月20日
发明者广濑雅庸, 饭田真久, 大田清人 申请人:松下电器产业株式会社