专利名称：半导体结构及其形成方法
技术领域：
本发明涉及半导体装置，特别涉及具有肖特基源极/漏极区的金属氧化物半导体(metal-oxide-semiconductor; MOS)装置的制造工艺。
技术背景在逻辑所支配的世界中，互补式金属氧化物半导体(complementary metal-oxide-semiconductor; CMOS)装置成为基本的逻辑组成单元(building block)已有数十年的时间。为了实现更高性能并同时实现较高的堆积密度 (packing density),而持续縮减装置的尺寸。当互补式金属氧化物半导体装置 变得愈来愈小，装置的驱动电流就变得愈来愈大，而较大的驱动电流需要较 小的源极/漏极电阻RsD。在传统的金属氧化物半导体装置中，RsD值与源极/ 漏极区中的掺杂浓度相关。因此，通过增加源极/漏极延伸区与源极/漏极区 中的掺杂浓度，可实现较小的RSD值。在过去，RSD值的减少无法满足驱动 电流增加的需求。肖特基(Schottky)源极/漏极区及源极/漏极延伸区，具有用以与毗邻的半 导体材料形成肖特基接触的金属，因此己发展出用来降低RSD值。肖特基势 垒金属氧化物半导体(Schottky barrier metal-oxide-semiconductor; SBMOS)装 置的有益特征包括低制造成本、源极与漏极形成时的低热预算(thermal budget)、改善载流子的传输、与高扩展性(high scalabUity)。然而，在源极/ 漏极区与毗邻的半导体材料之间的高势垒高度常导致高串联电阻(series of resistances),因此在驱动电流方面的改善就受到限制。因此，为了实现高驱 动电流，需要低肖特基势垒。在传统的单一金属结构中，使用单一金属(通常 是中能阶(mid-gap)金属)来形成P型金属氧化物半导体(p-type metal-oxide-semiconductor)装置与N型金属氧化物半导体(n-type metal-oxide-semiconductor)装置的肖特基源极/漏极区，可通过增加毗邻肖特 基接面的半导体材料的掺杂浓度，而减少N型金属氧化物半导体装置的肖特基接面的势垒高度。然而，对P型金属氧化物半导体装置而言，接面势垒高 度的减少或快速地使硼离子的增加饱和。因此，传统的单一金属结构无法提 供足够低的肖特基势垒。用于上述源极/漏极区中的金属较好为具有能带边缘(band edge)功函数， 亦即是对一个N型金属氧化物半导体装置而言，个别金属的功函数需要接近 所毗邻的半导体材料的传导带(conduction band);对一个P型金属氧化物半导 体装置而言，个别金属的功函数需要接近所毗邻的半导体材料的价带(valence band)。为了实现此需求，使用双金属结构来形成N型金属氧化物半导体装 置与P型金属氧化物半导体装置。例如，已经将ErSi与PtSi分别用于N型 金属氧化物半导体装置与P型金属氧化物半导体装置的肖特基源极/漏极区 中。图l显示一种传统的肖特基互补式金属氧化物半导体结构，其包括N型 金属氧化物半导体装置2与P型金属氧化物半导体装置4。 N型金属氧化物 半导体装置2具有肖特基源极/漏极延伸区6与源极/漏极区8，而P型金属氧 化物半导体装置4则具有肖特基源极/漏极延伸区10与源极/漏极区12。肖特 基源极/漏极延伸区6具有低功函数的第一金属例如为ErSi，而肖特基源极/ 漏极延伸区10则具有高功函数的第二金属例如为PtSi。由于上述第一金属 与上述第二金属二者均具有带边功函数，P型金属氧化物半导体装置与N型 金属氧化物半导体装置二者的势垒高度均低。然而传统的双金属结构却具有一些缺点，需要将肖特基源极/漏极延伸区 6与肖特基源极/漏极延伸区10分开形成，而造成成本的提高。因此，业界 需要崭新的互补式金属氧化物半导体结构及其形成方法，以提升其性能。发明内容本发明的目的是在不造成双金属结构的高成本的前提下，减少P型金属 氧化物半导体装置与N型金属氧化物半导体装置的肖特基势垒。有鉴于此，本发明的一个目的是提供一种半导体结构，包括半导体基底；N型金属氧化物半导体装置在上述半导体基底的表面，其中上述N型 金属氧化物半导体装置具有肖特基源极/漏极延伸区；以及P型金属氧化物半 导体装置在上述半导体基底的上述表面，其中上述P型金属氧化物半导体装 置具有源极/漏极延伸区，上述源极/漏极延伸区仅仅具有非金属材料。如上所述的半导体结构，其中该肖特基源极/漏极延伸区包括金属硅化物。如上所述的半导体结构，其中该N型金属氧化物半导体装置还包括第一 栅极堆叠结构于该半导体基底上、与第一栅极间隔物于该第一栅极堆叠结构 的侧壁上；该P型金属氧化物半导体装置还包括第二栅极堆叠结构于该半导体基底上、与第二栅极间隔物于该第二栅极堆叠结构的侧壁上；以及该第二栅极间隔物厚于该第一栅极间隔物。如上所述的半导体结构，其中该肖特基源极/漏极延伸区中的金属的功函 数接近该半导体基底的传导带。本发明的另一目的是提供一种半导体结构，包括半导体基底、与N型金属氧化物半导体装置在上述半导体基底的表面。上述N型金属氧化物半导体装置具有第一栅极介电质于上述半导体基底上；第一栅极于上述第一栅 极介电质上；第一栅极间隔物于上述第一栅极的侧壁与上述第一栅极介电质 的侧壁上；及第一源极/漏极延伸区具有内缘，上述第一源极/漏极延伸区的 内缘实质上对准上述第一栅极间隔物的外缘，其中上述第一源极/漏极延伸区 为金属硅化物区，上述金属硅化物区与上述半导体基底具有肖特基接触。上 述半导体结构还包括P型金属氧化物半导体装置于上述半导体基底的上述表 面。上述P型金属氧化物半导体装置具有第二栅极介电质于上述半导体基 底上；第二栅极于上述第二栅极介电质上；第二栅极间隔物于上述第二栅极 的侧壁与上述第二栅极介电质的侧壁上，其中上述第二栅极间隔物厚于上述 第一栅极间隔物；第二源极/漏极延伸区具有内缘，上述第二源极/漏极延伸 区的内缘实质上对准上述第二栅极介电质的边缘，其中上述第二源极/漏极延 伸区与上述半导体基底具有欧姆接触；源极/漏极区相邻于上述第二栅极介电 质，其中上述源极/漏极区实质上对准上述第二栅极间隔物的外缘；及硅化物 区于上述源极/漏极区上，其中上述第一源极/漏极延伸区与上述硅化物区具 有相同的金属。如上所述的半导体结构，其中该第一源极/汲极漏极延伸区具有一金属， 其功函数小于4.25eV。本发明的另一目的是提供一种半导体结构，包括半导体基底；N型 金属氧化物半导体区域于上述半导体基底中，其中上述N型金属氧化物半导体区域仅包括具有第一价带的基部半导体基底；P型金属氧化物半导体区域 于上述半导体基底中，其中上述P型金属氧化物半导体区域具有附加的半导 体层于上述基部半导体基底上，且上述附加的半导体层具有第二价带，其低于上述第一价带；N型金属氧化物半导体装置于上述N型金属氧化物半导 体区域中；以及P型金属氧化物半导体装置于上述P型金属氧化物半导体区 域中。上述N型金属氧化物半导体装置具有第一栅极堆叠结构于上述基部 半导体基底上；及第一肖特基源极/漏极延伸区相邻于上述第一栅极堆叠结 构。上述P型金属氧化物半导体装置具有第二栅极堆叠结构于上述附加的 半导体层的上方；及第二肖特基源极/漏极延伸区相邻于上述第二栅极堆叠结 构，其中上述第二肖特基源极/漏极延伸区具有下表面，其低于上述附加的半 导体层的上表面，且上述第一肖特基源极/漏极延伸区与上述第二肖特基源极 /漏极延伸区具有相同的金属。如上所述的半导体结构，其中该第一肖特基源极/漏极延伸区具有硅化 物，且该第二肖特基源极/漏极延伸区具有掺锗的硅化物。如上所述的半导体结构，其中该基部半导体基底为硅基底、该附加的半 导体层为硅锗层、与该第二肖特基源极/漏极延伸区具有金属硅化物层于掺锗 金属硅化物层上。本发明的另一目的是提供一种半导体结构的形成方法，包括提供半导 体基底；形成N型金属氧化物半导体装置在上述半导体基底的表面，上述N 型金属氧化物半导体装置具有肖特基源极/漏极延伸区；以及形成P型金属氧 化物半导体装置在上述半导体基底的上述表面，其中上述P型金属氧化物半 导体装置具有源极/漏极延伸区，上述源极/漏极延伸区仅仅具有非金属材料。本发明的另一目的是提供一种半导体结构的形成方法，包括提供半导 体基底；形成N型金属氧化物半导体装置在上述半导体基底的表面；以及形 成P型金属氧化物半导体装置于上述半导体基底的上述表面。形成上述N型 金属氧化物半导体装置的步骤具有形成第一栅极堆叠结构于上述半导体基 底上；形成厚间隔物于上述第一栅极堆叠结构的侧壁上；植入N型掺杂物以 形成第一源极/漏极区；将上述厚间隔物薄化，以形成薄间隔物；及使相邻于 上述薄间隔物的上述半导体基底的上部发生反应，以形成肖特基源极/漏极延 伸区。形成上述P型金属氧化物半导体装置的步骤具有形成第二栅极堆叠结构于上述半导体基底上；植入P型掺杂物以形成源极/漏极延伸区；形成间 隔物于上述第二栅极堆叠结构的侧壁上；植入P型掺杂物以形成第二源极/ 漏极区；及使上述第二源极/漏极区的上部发生反应，以形成源极/漏极硅化 物区，其中上述肖特基源极/漏极延伸区与上述源极/漏极硅化物区同时形成。本发明的另一目的是提供一种半导体结构的形成方法，包括提供基部 半导体基底，其具有N型金属氧化物半导体区域与P型金属氧化物半导体区 域，其中上述基部半导体基底具有第一价带；以及仅仅在上述基部半导体基 底中的上述P型金属氧化物半导体区域上，形成附加的半导体层，上述附加 的半导体层具有第二价带，其低于上述第一价带。上述半导体结构的形成方 法还包括形成N型金属氧化物半导体装置于上述N型金属氧化物半导体区 域中，其步骤具有形成第一栅极堆叠结构于上述基部半导体基底上；及形 成第一肖特基源极/漏极延伸区相邻于上述第一栅极堆叠结构。上述半导体结 构的形成方法还包括形成P型金属氧化物半导体装置于上述P型金属氧化物 半导体区域中，其步骤具有形成第二栅极堆叠结构于上述附加的半导体层 的上方；及形成第二肖特基源极/漏极延伸区相邻于上述第二栅极堆叠结构， 其中上述第二肖特基源极/漏极延伸区具有下表面，其低于上述附加的半导体 层的上表面，且上述第一肖特基源极/漏极延伸区与上述第二肖特基源极/漏 极延伸区同时形成。本发明的有益特征包括在不会造成双金属结构的高成本的前提下，对P 型金属氧化物半导体装置与N型金属氧化物半导体装置二者提供减少肖特 基势垒的薄膜。
图1为一个剖面图，显示使用双金属结构来形成传统的肖特基互补式金 属氧化物半导体结构。图2 图7为一系列的剖面图，显示本发明第一实施例的中间制造阶段。 图8~图12为一系列的剖面图，显示本发明第二实施例的中间制造阶段。 其中，附图标记说明如下2 N型金属氧化物半导体装置 4 P型金属氧化物半导体装置6 肖特基源极/漏极延伸区 10 肖特基源极/漏极延伸区 30 (基部)半导体基底102 栅极堆叠结构106~栅极110 光阻120 源极/漏极区126 肖特基源极/漏极延伸区144 肖特基源极/漏极延伸区1442~掺锗的硅化物层202 栅极堆叠结构 206~栅极 214 间隔物 222 掩模228 接触孔蚀刻停止层242~硅层2441 硅化物层8~源极/漏极区12 源极/漏极区100~ N型金属氧化物半导体104~栅极介电质108 源极/漏极延伸区U4 间隔物124 薄层间隔物128 接触孔蚀刻停止层144广硅化物层200~ P型金属氧化物半导体卜204-栅极介电质208 源极/漏极延伸区220 源极/漏极区226 源极/漏极硅化物区240~硅锗层244~肖特基源极/漏极延伸区 2442 掺锗的硅化物层具体实施方式
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下本发明的申请人已进行实验来研究P型金属氧化物半导体装置与N型金属氧化物半导体装置的表现。在上述实验中，N型金属氧化物半导体装置使 用单一金属结构，其中功函数为约4.5eV的中能阶金属用来形成P型金属氧 化物半导体装置与N型金属氧化物半导体装置二者的肖特基源极/漏极延伸 区。上述实验结果显示与具有掺杂的源极/漏极延伸区的传统互补式金属氧 化物半导体装置比较，使用单一金属结构形成的N型金属氧化物半导体装置 的驱动电流可改善八至十个百分点，而使用单一金属结构形成的P型金属氧化物半导体装置的驱动电流则恶化约六个百分点。然而P型金属氧化物半导体装置中恶化的驱动电流，不会因为在相邻于肖特基接面(junctkm)的半导体 基底增加硼的浓度而得到补偿。而本发明较佳实施例的提供，用以满足此一 发现。图2 图7显示本发明的第一实施例。图2显示半导体基底30，其包括 二个区域，其中区域100用以形成一个N型金属氧化物半导体装置，而区域 200则用以形成P型金属氧化物半导体装置。多个浅沟槽隔离(shallow trench isolation; STI)区形成于半导体基底30中，以隔离区域100与200。半导体 基底30较好为块硅(bulk silicon)基底，但是也可使用其他常用的材料与结构 例如硅锗(silicon -germanium; SiGe)、绝缘层上覆娃(silicon-on-insulator; SOI)、 绝缘层上覆硅锗、与应变绝缘层上覆硅。栅极堆叠结构形成于N型金属氧化 物半导体区域100中，其具有栅极介电质104与栅极106;同样地，栅极堆 叠结构形成于P型金属氧化物半导体区域200中，其具有栅极介电质204与 栅极206。如同已知的技术，为了工艺上的需求，可将硬掩模(未绘示)形成 于上述栅极堆叠结构上，其中上述硬掩模可包括氮化硅。然后形成源极/漏极延伸区208，其常被称为淡掺杂区。较好为形成光阻 110并将其图形化以遮住N型金属氧化物半导体区域100，然后以P型掺杂 物例如硼植入P型金属氧化物半导体区域200，来形成源极/漏极延伸区208， 然后将光阻110移除。在本较佳实施例中，在N型金属氧化物半导体区域 100中并未形成任何的源极/漏极延伸区；而在其他实施例中，则形成源极/ 漏极延伸区108。同样地，在植入N型掺杂物的过程中，是以光阻(未绘示) 遮住P型金属氧化物半导体区域200，而对N型金属氧化物半导体区域100 进行N型掺杂物的植入，而形成源极/漏极延伸区108。在后续的图中，并未 显示源极/漏极延伸区108。图3显示在N型金属氧化物半导体区域100与P型金属氧化物半导体区 域200中，分别形成间隔物114与214。如目前已知技术，间隔物114与214 的形成较好为包括沉积一个或数个介电层与蚀刻上述介电层。上述介电层的 沉积方法包括常用的技术例如等离子增益化学气相沉积(plasma enhanced chemical vapor deposition; PECVD)、低压化学气禾目沉积(low-pressure chemical vapor deposition; LPCVD)、次大气压化学气相沉积(sub-atmospheric chemical12vapor deposition; SACVD)、与其他类似技术。每一个所形成的间隔物114 与214可包括单层结构或多层结构，例如氧化硅层上覆氮化硅层。在另一实 施例(未绘示)中，间隔物114与214可包括分别形成于上述栅极堆叠结构的 侧壁上的薄层间隔物(未绘示)、与可变动的间隔物(未绘示)分别于上述薄层间 隔物的侧壁上。图4绘示源极/漏极区120与220的形成。如目前已知技术，可使源极/ 漏极区120与220凹入半导体基底30中、或凸出于半导体基底30上(使用例 如外延成长区)。在本较佳实施例中，是以掺杂物植入半导体基底30而形成 源极/漏极区120与220，在分别以掺杂物植入源极/漏极区120与220时，较 好为分别同时对栅极106与206进行掺杂物的植入，以降低其片电阻。当以 N型掺杂物植入N型金属氧化物半导体区域100时，是以光阻(未绘示)遮住 P型金属氧化物半导体区域200;同样地，当以P型掺杂物植入P型金属氧 化物半导体区域200时，是以光阻(未绘示)遮住N型金属氧化物半导体区域 100。在另一实施例中，为p型金属氧化物半导体装置形成硅锗应力源(未绘示)。较好为形成光阻以覆盖N型金属氧化物半导体区域100，而较好为通过 蚀刻，沿着间隔物214的外缘形成凹部于半导体基底30中。然后较好为通 过外延成长的技术，将上述硅锗应力源形成于上述凹部中。然后将上述光阻 移除。图5显示间隔物114的薄化步骤。形成掩模222以覆盖P型金属氧化物 半导体区域200，其中掩模222可包括光阻或其他常用的掩模材料。在一个 例示的实施例中，间隔物114包括氮化硅层于氧化物线层上，首先将上述氮 化硅层剥除。然后较好为对上述氧化物线层进行干蚀刻，以移除其水平的部 份，而其垂直的部份就形成薄层间隔物124。在本实施例中，每个间隔物114 包括可变动的间隔物于薄层间隔物上，而将上述可变动的间隔物移除，而留 下上述薄层间隔物。然后将掩模222移除。请参考图6，是执行硅化的工艺。将薄层的金属层毯覆性地形成于前步 骤所形成的结构的上方。然后将半导体基底30加热，而使硅在与金属接触 之处和其发生反应。反应过后，形成金属硅化物层于半导体基底30与上述 金属之间。然后使用会侵蚀上述金属而不会侵蚀硅化物的蚀刻剂，选择性地移除未反应的金属。在所形成的结构中，在N型金属氧化物半导体区域100形成肖特基源极/漏极延伸区126，而在P型金属氧化物半导体区域200中形 成源极/漏极硅化物区226。在本较佳实施例中，在上述硅化工艺所使用的金属具有低功函数例如为 小于4.25eV。上述金属较好为具有与半导体基底30的传导带接近的带边功 函数。因此，降低所形成的N型金属氧化物半导体装置的势垒高度，并增加 驱动电流。除此之外，也可使用中能阶金属，其例示的金属包括铒(erbium)、 钬(holmium)、铁(titanium)、斷hafnium)、错(zirconium)、钴(cobalt)、镍(nickel)、 与上述的组合。另一方面，由于源极/漏极延伸区208的形成使用离子布植， 如前文所述，以消除P型金属氧化物半导体装置品质下降的情况。图7绘示接触孔蚀刻停止层(contact etch stop layer; CESL)128与228的 形成。在一个实施例中，接触孔蚀刻停止层128与228是连续性的同一层的 一部份，较好为具有张应力。其优点在于与薄层间隔物124搭配，有高应力 作用在N型金属氧化物半导体装置的沟道区。另一方面，由于厚的间隔物 214的存在，作用于P型金属氧化物半导体装置的沟道区的有害张应力就很 低。在另一实施例中，接触孔蚀刻停止层128具有与生俱来的张应力，而接 触孔蚀刻停止层228则具有与生倶来的压应力。图8 图12显示本发明的第二实施例，其中P型金属氧化物半导体装置 与N型金属氧化物半导体装置二者均具有肖特基源极/漏极延伸区。为了简 化叙述，除非有其他特别情况，第一实施例中相同的元件符号，用以代表第 二实施例中的相同元件。请参考图8，提供基部半导体基底30，其具有N型 金属氧化物半导体区域100与P型金属氧化物半导体区域200。基部半导体 基底30较好为包括硅，但也可使用常用的半导体材料。在P型金属氧化物 半导体区域200中，硅锗层240形成于基部半导体基底30上，接下来则形 成硅层242于硅锗层240上，可通过外延成长来形成硅锗层240与硅层242。 除此之外，也可以通过将锗植入基部半导体基底30中而形成硅锗层240。在 一个例示的实施例中，硅锗层240的厚度小于300A，而硅层242的厚度为 50A 200A之间。硅层242较好为够薄，而在后续的硅化工艺中，使硅层242 完全与金属反应，而其下的硅锗层240会至少部分与上述金属发生反应，较 好为完全与上述金属发生反应。在另一实施例中，可以价带低于硅层242与基部半导体基底30的价带 的其他材料，来取代硅锗层240。图9显示栅极堆叠结构102与202、源极/漏极区120与220、以及间隔 物114与214的形成。其工艺细节实质上与第一实施例相同，故在此不再重 复叙述。在N型金属氧化物半导体区域100与P型金属氧化物半导体区域 200 二者中形成源极/漏极延伸区较好为使用任何离子布植的步骤，虽然也可 如此形成。在图10中，将间隔物114与214薄化以分别形成薄层间隔物124与224。 接下来，执行硅化的工艺以形成肖特基源极/漏极延伸区144与244，所形成 的结构如图IIA与图11B所示。用于上述硅化工艺的金属的功函数较好为在 基部半导体基底30的传导带与硅锗层240的价带之间。适当的金属包括铒 (erbium)、钼(platinum)、镍(nickel)、钴(cobalt)、镱(ytterbium)、镁(magnesium)、 铝(aluminum)、钛(titanium)与上述的组合。在本较佳实施例中，在上述硅化 工艺的过程中，硅锗层240完全与上述金属反应，如图11A所示。在其他实 施例中，如图11B所示，仅有硅锗层240的一上部与上述金属反应而形成掺 锗的硅化物(germano-silicide)，而硅锗层240的底部则未反应。在图11A与 图11B中，肖特基源极/漏极延伸区144与244包括硅化物层144!与1442， 其分别于掺锗的硅化物层1442与2442上。受惠于硅锗的价带低于硅，在硅锗的价带与硅的传导带之间的能带间隙 (band gap)因此而低于硅的能带间隙。在硅锗层240分别与肖特基源极/漏极 延伸区244的界面，已降低其势垒高度。在本实施例中，即使是使用单一金 属结构来形成P型金属氧化物半导体装置与N型金属氧化物半导体装置二者 的肖特基源极/漏极延伸区，通过选择适当的金属，N型金属氧化物半导体装 置与P型金属氧化物半导体装置的至少其中之一、且也可二者皆是，可具有 较低的肖特基势垒高度。在后续步骤中，形成接触孔蚀刻停止层128与228。由于P型金属氧化 物半导体装置与N型金属氧化物半导体装置都具有薄层间隔物，接触孔蚀刻 停止层228较好为具有压应力，而接触孔蚀刻停止层128则较好为具有张应 力。本发明的多个实施例具有数个有益特征。通过使用单一金属结构以形成肖特基源极/漏极延伸区，其成本低于使用双金属结构，且不会牺牲互补式金属氧化物半导体装置的性能。上述肖特基源极/漏极延伸区的形成与薄层间隔物的形成整合，以进一步改善上述互补式金属氧化物半导体装置的性能。虽然本发明己以较佳实施例揭示如上，然其并非用以限定本发明，任何本发明所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内， 当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
权利要求
1. 一种半导体结构，包括半导体基底；N型金属氧化物半导体装置在该半导体基底的表面，该N型金属氧化物半导体装置具有肖特基源极/漏极延伸区；以及P型金属氧化物半导体装置在该半导体基底的该表面，其中该P型金属氧化物半导体装置具有源极/漏极延伸区，该源极/漏极延伸区仅仅具有非金属材料。
2. 如权利要求1所述的半导体结构，其中该肖特基源极/漏极延伸区包括 金属硅化物。
3. 如权利要求1所述的半导体结构，其中该N型金属氧化物半导体装置还包括第一栅极堆叠结构于该半导体基 底上、与第一栅极间隔物于该第一栅极堆叠结构的侧壁上；该P型金属氧化物半导体装置还包括第二栅极堆叠结构于该半导体基底上、与第二栅极间隔物于该第二栅极堆叠结构的侧壁上；以及 该第二栅极间隔物厚于该第一栅极间隔物。
4. 如权利要求1所述的半导体结构，其中该肖特基源极/漏极延伸区中的金属的功函数接近该半导体基底的传导带。
5. —种半导体结构，包括半导体基底；N型金属氧化物半导体装置在该半导体基底的表面，该N型金属氧化物 半导体装置具有-第一栅极介电质于该半导体基底上； 第一栅极于该第一栅极介电质上；第一栅极间隔物于该第一栅极的侧壁与该第一栅极介电质的侧壁上；及第一源极/漏极延伸区具有内缘，该第一源极/漏极延伸区的内缘实 质上对准该第一栅极间隔物的外缘，其中该第一源极/漏极延伸区为金属硅化 物区，该金属硅化物区与该半导体基底具有肖特基接触；以及P型金属氧化物半导体装置于该半导体基底的该表面，该P型金属氧化 物半导体装置具有第二栅极介电质于该半导体基底上；第二栅极于该第二栅极介电质上；第二栅极间隔物于该第二栅极的侧壁与该第二栅极介电质的侧壁 上，其中该第二栅极间隔物厚于该第一栅极间隔物-，第二源极/漏极延伸区具有内缘，该第二源极/漏极延伸区的内缘实 质上对准该第二栅极介电质的边缘，其中该第二源极/漏极延伸区与该半导体基底具有欧姆接触；源极/漏极区相邻于该第二栅极介电质，其中该源极/漏极区实质上 对准该第二栅极间隔物的外缘；及硅化物区于该源极/漏极区上，其中该第一源极/漏极延伸区与该硅 化物区具有相同的金属。
6. 如权利要求5所述的半导体结构，其中该第一源极/漏极延伸区具有金 属，其功函数小于4.25eV。
7. —种半导体结构，包括 半导体基底；N型金属氧化物半导体区域于该半导体基底中，其中该N型金属氧化物 半导体区域仅包括具有第一价带的基部半导体基底；P型金属氧化物半导体区域于该半导体基底中，其中该P型金属氧化物 半导体区域具有附加的半导体层于该基部半导体基底上，且该附加的半导体 层具有第二价带，其低于该第一价带；N型金属氧化物半导体装置于该N型金属氧化物半导体区域中，该N型 金属氧化物半导体装置具有第一栅极堆叠结构于该基部半导体基底上；及 第一肖特基源极/漏极延伸区相邻于该第一栅极堆叠结构；以及 P型金属氧化物半导体装置于该P型金属氧化物半导体区域中，该P型 金属氧化物半导体装置具有第二栅极堆叠结构于该附加的半导体层的上方；及第二肖特基源极/漏极延伸区相邻于该第二栅极堆叠结构，其中该第二肖特基源极/漏极延伸区具有下表面，其低于该附加的半导体层的上表面，且该第一肖特基源极/漏极延伸区与该第二肖特基源极/漏极延伸区具有相同的金属。
8. 如权利要求7所述的半导体结构，其中该第一肖特基源极/漏极延伸区 具有硅化物，且该第二肖特基源极/漏极延伸区具有掺锗的硅化物。
9. 如权利要求7所述的半导体结构，其中该基部半导体基底为硅基底、该附加的半导体层为硅锗层、与该第二肖特基源极/漏极延伸区具有金属硅化 物层于掺锗金属硅化物层上。
10. —种半导体结构的形成方法，包括提供半导体基底；形成N型金属氧化物半导体装置在该半导体基底的表面，该N型金属 氧化物半导体装置具有肖特基源极/漏极延伸区；以及形成P型金属氧化物半导体装置在该半导体基底的该表面，其中该P型 金属氧化物半导体装置具有源极/漏极延伸区，该源极/漏极延伸区仅仅具有 非金属材料。
11. 一种半导体结构的形成方法，包括 提供半导体基底；形成N型金属氧化物半导体装置在该半导体基底的表面，其步骤具有形成第一栅极堆叠结构于该半导体基底上； 形成厚间隔物于该第一栅极堆叠结构的侧壁上； 植入N型掺杂物以形成第一源极/漏极区； 将该厚间隔物薄化，以形成薄间隔物；及使相邻于该薄间隔物的该半导体基底的上部发生反应，以形成肖特 基源极/漏极延伸区；以及形成P型金属氧化物半导体装置于该半导体基底的该表面，其步骤具有 形成第二栅极堆叠结构于该半导体基底上； 植入P型掺杂物以形成源极/漏极延伸区； 形成间隔物于该第二栅极堆叠结构的侧壁上； 植入P型掺杂物以形成第二源极/漏极区；及使该第二源极/漏极区的上部发生反应，以形成源极/漏极硅化物区，其中该肖特基源极/漏极延伸区与该源极/漏极硅化物区同时形成。 12.—种半导体结构的形成方法，包括提供基部半导体基底，其具有N型金属氧化物半导体区域与P型金属氧 化物半导体区域，其中该基部半导体基底具有第一价带；仅仅在该基部半导体基底中的该P型金属氧化物半导体区域上，形成附加的半导体层，该附加的半导体层具有第二价带，其低于该第一价带；形成N型金属氧化物半导体装置于该N型金属氧化物半导体区域中， 其步骤具有形成第一栅极堆叠结构于该基部半导体基底上；及 形成第一肖特基源极/漏极延伸区相邻于该第一栅极堆叠结构；以及 形成P型金属氧化物半导体装置于该P型金属氧化物半导体区域中，其 步骤具有形成第二栅极堆叠结构于该附加的半导体层的上方；及 形成第二肖特基源极/漏极延伸区相邻于该第二栅极堆叠结构，其中该第 二肖特基源极/漏极延伸区具有下表面，其低于该附加的半导体层的上表面， 且该第一肖特基源极/漏极延伸区与该第二肖特基源极/漏极延伸区同时形 成。
全文摘要
本发明揭示一种半导体结构及其形成方法，该半导体结构包括半导体基底、与N型金属氧化物半导体装置在上述半导体基底的表面，其中上述N型金属氧化物半导体装置具有肖特基源极/漏极延伸区。上述一种半导体结构还包括P型金属氧化物半导体装置在上述半导体基底的上述表面，其中上述P型金属氧化物半导体装置具有源极/漏极延伸区，上述源极/漏极延伸区仅仅具有非金属材料。可为上述P型金属氧化物半导体装置与上述N型金属氧化物半导体装置二者，形成上述肖特基源极/漏极延伸区，其中将上述P型金属氧化物半导体装置形成于具有低价带的半导体层的上方，可减少上述P型金属氧化物半导体装置的肖特基势垒。
文档编号H01L21/8238GK101241912SQ20071013689
公开日2008年8月13日 申请日期2007年7月23日 优先权日2007年2月9日
发明者李文钦, 柯志欣, 葛崇祜, 陈宏玮 申请人:台湾积体电路制造股份有限公司